一博高速先生成員：黃剛

相比于一塊PCB的載板，芯片封裝基板的大小放在PCB板里面，可能只占其中的一小部分，然后去對比在封裝基板上的走線和在PCB板上的走線，可能至少是幾倍的長度關系。那么大家會不會覺得，封裝基板上走線那么短，損耗幾乎可以忽略不計呢？尤其是去問只接觸過PCB板設計的工程師小伙伴們，大部分人的回答都是，封裝的損耗應該是很小的吧。

本文就通過一個具體的仿真案例來回答這個問題哈。高速先生團隊最近在仿真一個PCIE4.0板卡的項目，包括主控芯片的封裝基板和PCB載板的協(xié)同仿真。其中PCB載板上的PCIE走線是從主控芯片到金手指位置，長度從2-3inch不等。

作為需要進行仿真的對象，我們肯定是需要知道該PCIE4.0鏈路的損耗標準。于是高速先生立馬查閱了相關的PCIE協(xié)議標準，發(fā)現(xiàn)它對金手指鏈路的損耗定義如下，協(xié)議上說得很清楚，就是從主控芯片的die出發(fā)一直到載板上的PCIE金手指位置的損耗不超過8db@8GHz，也就是說這個8db是包括了封裝基板上的走線鏈路和載板到金手指端的走線鏈路的和。

這個協(xié)議說的貌似很清楚，但是其實又不那么清楚，因為它并沒有很明確的區(qū)別分封裝基板上的走線和載板上走線的損耗分配，還好我們這個項目是封裝基板和載板文件我們都能拿到，因此能做一個聯(lián)合的仿真。

于是我們分別先看看封裝基板的走線和載板的情況長度情況，我們打開封裝基板后，選取一根最長的lane，然后去量下它的走線長度，不量不知道。一量嚇一跳，那么短，才600mil多點。是的，這個長度對于習慣了做板級PCB的工程師看來，的確是非常非常的短。

因此對比封裝基板上的長度，載板上的走線長度差不多是基板長度的5倍，接近3000mil。

通過基板和板級走線長度的對比。是不是就認為基板的走線損耗就是板級走線損耗的僅僅5分之一呢？

當然，其他所有條件相同的情況下，肯定就是啦。那么問題來了，哪怕基板和載板的板材用的是一樣的情況下，他們的損耗就一定會是這個比例關系嗎？當然不會，因為除了板材相同這個因素之外，還需要線寬和銅厚都相同才有可能。然而有做過封裝基板的小伙伴們都知道，線寬怎么可能會相同呢？要是相同的話，封裝基板那么可能比載板做得要更小，而且更薄呢？

那么封裝基板上的走線到底能多細？我覺得只做過PCB工程師的朋友們估計想象不到，居然只有。。。20um！！！也就是不到0.8mil！

通過基板連接到載板上面的走線是多少呢？那就是我們常見熟知的線寬了，超過4mil。

那問題來了，線寬的差距到底能帶來多大的損耗差距呢？我們分別在sigrity軟件把封裝基板和板級的疊層和線寬，銅厚，粗糙度參數(shù)一一設置，其中為了對比線寬帶來的影響，我們把粗糙度，銅厚，板材都統(tǒng)一下，板材我們統(tǒng)一選擇普通的FR4材料，其中基板上的疊層如下所示：

然后按照封裝基板長度為624mil和載板長度為2774mil的長度進行損耗計算，結果會嚇你一跳！600多mil的基板走線損耗竟然超過了接近3000mil的載板走線損耗的一半。

這樣看可能大家覺得還是載板的大啊，不是很直觀，那我把載板同樣去走和封裝基板一樣長的600多mil長度，然后兩者損耗再對比下，你們就知道差距了！同樣長度下，基板的走線損耗是載板的2.4倍！

而且上面的仿真對比驗證已經(jīng)是基于銅厚都設置相同的情況下了，一般來說，基板的銅厚也會比載板的0.5Oz要小，這樣的話，這個差距還會進一步拉大哦！

通過上面這個簡單的仿真，相信大家大概會知道封裝基板和載板的損耗差異了吧，以后遇到封裝和載板的協(xié)議損耗分配的時候，千萬不要認為只是看芯片大小或者封裝走線長度來定哦，。封裝基板的損耗受到面積和厚度的限制，線寬必然很小，就單單是線寬這一點的差距可能達到2到3倍的損耗差異哦！所以小伙伴們，如果還是認為封裝基板的損耗占比很小的話，這個觀念一定要改過來哈！