從整體和邏輯線路設計上提高機電一體化產(chǎn)品的抗干擾能力是整體設計的指導思想，對提高系統(tǒng)的可靠性和抗干擾性能關系極大。對于一個新設計的系統(tǒng)，如果把抗干擾性能作為一個重要的問題來考慮，則系統(tǒng)投入運行后，抗干擾能力就強。反之，如等到設備到現(xiàn)場發(fā)現(xiàn)問題才來修修補補，往往就會事倍功半。因此，在總體設計階段，有幾個方面必須引起特別重視。

一、邏輯設計力求簡單可靠

對于一個具體的機電一體化產(chǎn)品，在滿足生產(chǎn)工藝控制要求的前提下，邏輯設計應盡量簡單，以便節(jié)省元件，方便操作。因為在元器件質量已定的前提下，整體中所用到的元器件數(shù)量愈少，系統(tǒng)在工作過程中出現(xiàn)故障的概率就愈小，亦即系統(tǒng)的穩(wěn)定性愈高。但值得注意的是，對于一個具體的線路，必須擴大線路的穩(wěn)定儲備量，留有一定的負載容度。因為線路的工作狀態(tài)是隨電源電壓、溫度、負載等因素的大小而變的。當這些因素由額定情況向惡化線路性能方向變化，最后導致線路不能正常工作時，這個范圍稱為穩(wěn)定儲備量。此外，工作在邊緣狀態(tài)的線路或元件，最容易接受外界干擾而導致故障。因此，為了提高線路的帶負載能力，應考慮留有負載容度。比如一個TTL集成門電路的負載能力是可以帶8個左右同類型的邏輯門，但在設計時，一般最多只考慮帶5—6個門，以便留有一定裕度。

二、硬件自檢測和軟件自恢復的設計

由于干擾引起的誤動作多是偶發(fā)性的，因此應采取某種措施，使這種偶發(fā)的誤動作不致直接影響系統(tǒng)的運行。因此，在總體設計上必須設法使干擾造成的這種故障能夠盡快地恢復正常。通常的方式是，在硬件上設置某些自動監(jiān)測電路。這主要是為了對一些薄弱環(huán)節(jié)加強監(jiān)控，以便縮小故障范圍，增強整體的可靠性。在硬件上常用的監(jiān)控和誤動作檢出方法通常有數(shù)據(jù)傳輸?shù)钠媾紮z驗(如輸入電路有關代碼的輸入奇偶校驗)，存儲器的奇偶校驗以及運算電路、譯碼電路和時序電路的有關校驗等。

從軟件的運行來看，瞬時電磁干擾會影響：堆棧指針SP、數(shù)據(jù)區(qū)或程序計數(shù)器的內容，使CPU偏離預定的程序指針，進入未使用的RAM區(qū)和ROM區(qū)，引起一些如死機、死循環(huán)和程序“飛掉”等現(xiàn)象，因此，要合理設置軟件“陷阱”和“看門狗”并在檢測環(huán)節(jié)進行數(shù)字濾波(如粗大誤差處理)等。

審核編輯黃昊宇