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SystemVerilog中的always語句塊

芯片驗證工程師 ? 來源:芯片驗證工程師 ? 作者:芯片驗證工程師 ? 2022-12-06 09:47 ? 次閱讀

“always”關鍵字意味著這個語句塊“總是”一直執行。大多數時候“always”后面跟一個邊沿事件或者延遲。

always后面不能0延遲,不然仿真會一直hang,例如下面這行代碼:

always clk = !clk; //zero delay loop. Simulation

will get stuck at time 0

always #10 clk = !clk; //correct time control

在實際的項目當中“always” 后面經常跟著一個邊沿事件上升沿或者下降沿。

always @(posedge )
always @(negedge )

但問題是,你真的清楚posedge和negedge的準確定義么?
實際上:
posedge意味著

0->1, 0-> x, 0-> z, x->1, z->1

negedge意味著

1->0, x->0, z->0, 1->x, 1->z

還有一種不那么常見的寫法就是即對上升沿又對下降沿敏感:

always @(edge clk) begin
...
end

或者

always @(clk) begin
...
end

審核編輯:湯梓紅

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原文標題:SystemVerilog中的“always”語句塊

文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關注!文章轉載請注明出處。

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