對(duì)于非微電子專業(yè)做FPGA的同學(xué)們來(lái)講，常常把仿真驗(yàn)證環(huán)境的搭建給忽略了，為了追求所謂的“高效”，自己寫(xiě)的代碼根本就沒(méi)怎么仿真驗(yàn)證過(guò)，就急急忙忙的上板調(diào)試。有的同學(xué)說(shuō)也做過(guò)仿真啊，后來(lái)一看發(fā)現(xiàn)竟然是用Vivado等FPGA綜合工具自帶的仿真器來(lái)簡(jiǎn)單的仿真了一下，其實(shí)這些都還僅僅是停留在模塊級(jí)的個(gè)別功能點(diǎn)仿真。一個(gè)通信的FPGA樣機(jī)或者是一款ASIC芯片的仿真驗(yàn)證，是需要仔細(xì)把所有的功能點(diǎn)細(xì)分之后串聯(lián)起來(lái)做出來(lái)一個(gè)兼顧軟硬件及各種應(yīng)用場(chǎng)景的全流程的仿真驗(yàn)證。類似的有各種成熟的方法，如UVM等，但對(duì)于初學(xué)者而言，其實(shí)用ModelSim完全可以搭建出來(lái)一個(gè)稍微像樣的可回歸的能夠看覆蓋率的仿真驗(yàn)證環(huán)境的。近期發(fā)現(xiàn)很多同學(xué)不重視仿真驗(yàn)證環(huán)境搭建，認(rèn)為沒(méi)必要搭建仿真驗(yàn)證環(huán)境，結(jié)果沒(méi)有充分驗(yàn)證的代碼上板后發(fā)現(xiàn)BUG，費(fèi)了長(zhǎng)達(dá)一兩周的時(shí)間不斷的添加追蹤信號(hào)看波形終于定位到了問(wèn)題，結(jié)果一看是一個(gè)邏輯錯(cuò)誤，用仿真的方法完全可以復(fù)現(xiàn)，如果有仿真環(huán)境，發(fā)現(xiàn)問(wèn)題定位問(wèn)題并解決問(wèn)題可能就是一個(gè)小時(shí)就可以搞定的事情，結(jié)果因?yàn)闆](méi)有仿真驗(yàn)證環(huán)境白白的浪費(fèi)了大量的時(shí)間。

一、把所有代碼分為設(shè)計(jì)代碼文件夾hdl和仿真文件夾sim 在hdl文件夾下是對(duì)應(yīng)所有的設(shè)計(jì)代碼，本文中選用opencores網(wǎng)站中十百千自適應(yīng)的MAC控制器作為設(shè)計(jì)代碼。

sim文件夾下存放仿真環(huán)境搭建的各種文件。

testbench下存放最頂層的testbench.v；bfm文件夾下存放以太網(wǎng)phy的簡(jiǎn)單模型產(chǎn)生以太網(wǎng)數(shù)據(jù)包的激勵(lì)，時(shí)鐘復(fù)位產(chǎn)生模塊及數(shù)據(jù)對(duì)比模塊；filelist文件夾下存放驗(yàn)證環(huán)境中所有的.v文件列表文件，為了看覆蓋率，一般要把設(shè)計(jì)代碼文件列表和仿真代碼文件列表分開(kāi)成兩個(gè)不同的文件（windows下自動(dòng)生成verilog列表文件的源碼本公眾號(hào)之前也分享過(guò)，詳見(jiàn)如何快速生成Verilog代碼文件列表？（內(nèi)附開(kāi)源C代碼））；in_out下就存放每個(gè)不同的測(cè)試?yán)龑?duì)應(yīng)的激勵(lì)數(shù)據(jù)包和經(jīng)過(guò)MAC核控制器后出去的數(shù)據(jù)包；run目錄下存放運(yùn)行的批處理文件和sim的tcl腳本文件；testcase下存在各種不同的測(cè)試?yán)?/p>

二、編寫(xiě)腳本

腳本分為run.bat批處理腳本和sim.do兩個(gè)文件，都在上述run文件夾下，run.bat如下：

其中vsim -c 一行中的-c用來(lái)表示是否啟動(dòng)Modelsim的圖形界面，有-c就表示啟動(dòng)圖形界面，沒(méi)有就表示不啟動(dòng)。

sim.do就比較簡(jiǎn)單了，就是完成建ModelSim工程及仿真等動(dòng)作：

需要注意的一點(diǎn)是，上面把仿真代碼文件列表和設(shè)計(jì)代碼文件列表分開(kāi)后，就可以單獨(dú)的vlog，同時(shí)給設(shè)計(jì)代碼添加上看覆蓋率的命令。

本文后續(xù)內(nèi)容是某天所做的更改記錄，大家可以通過(guò)這些記錄便能看出搭建改環(huán)境的一些較為核心的內(nèi)容。

1、在data_cmp.v模塊增加輸入信號(hào)testcase_name，將測(cè)試?yán)忠霐?shù)據(jù)包比較模塊，利用testcase_name信號(hào)，可以每次測(cè)試不同測(cè)試?yán)臅r(shí)候在數(shù)據(jù)記錄文件夾in_out里面可以產(chǎn)生不同的數(shù)據(jù)記錄log文件。

具體截圖如下：

上圖中增加了INITIAL_DATA_CMP的task，可以每次在不同的測(cè)試?yán)_(kāi)頭對(duì)整個(gè)芯片進(jìn)行復(fù)位的時(shí)候啟動(dòng)該task，即可建立對(duì)應(yīng)該testcase的記錄文件。

目前存在的問(wèn)題是最開(kāi)始復(fù)位的時(shí)候，testcase_name還未有實(shí)際的測(cè)試?yán)郑瑢?dǎo)致會(huì)產(chǎn)生兩個(gè)沒(méi)有用的文件。如下圖：

2、在data_cmp.v中增加名為OVER的task，在每個(gè)測(cè)試?yán)\(yùn)行結(jié)束后可以關(guān)閉掉為該測(cè)試?yán)陆ǖ奈募羔槨?/p>

OVER任務(wù)具體實(shí)現(xiàn)如下：

在不同的testcase末尾調(diào)用該task：

3、手動(dòng)將文件列表文件rtl.f拆分成設(shè)計(jì)代碼文件列表hdl_filelist.v和仿真代碼文件列表sim_filelist.v。

并修改運(yùn)行腳本，使得運(yùn)行結(jié)束后可以看到設(shè)計(jì)代碼文件的覆蓋率。

修改批處理文件，使用modelsim圖形界面的方式

發(fā)現(xiàn)第二個(gè)測(cè)試?yán)虚g的數(shù)據(jù)包計(jì)數(shù)未從0開(kāi)始，修改代碼

在所有testcase中增加一行代碼，讓data_cnt和i都從0開(kāi)始。

修改后就能每個(gè)testcase都從0開(kāi)始運(yùn)行：

此時(shí)在modelsim圖形界面下也能看到設(shè)計(jì)代碼對(duì)應(yīng)的覆蓋率情況：

雙擊某個(gè)文件就能打開(kāi)對(duì)應(yīng)代碼是否被驗(yàn)證到的情況：

目前只是驗(yàn)證了百兆模式下100個(gè)隨機(jī)幀和千兆模式下100個(gè)隨機(jī)幀，大家可以在上面的基礎(chǔ)上不斷的去增加測(cè)試?yán)：罄m(xù)內(nèi)容就需要大家不斷的增加測(cè)試?yán)齺?lái)完成對(duì)所有代碼的全覆蓋仿真，并且在此過(guò)程中也能夠?qū)AC核的各種功能更加的熟悉。

審核編輯 ：李倩