在Trion上驅動PLL走pllin管腳
之前在Trion上一直強調驅動PLL要走pllin管腳。但是如果在硬件設計之時沒有注意而把PLL輸入管腳放置在普通GPIO也不是完全沒有辦法。
（1）如果放在了GCLK上，Connection Type設置成GCLK，PLL的時鐘源設置成Core；
（2）如果放在了普通GPIO上，那Connection Type只能設置成Normal，同樣PLL的時鐘源設置成Core；不過會有警告信息clock_rule_undefined_name:No clock source defined(xxx)
Trion驗證
有警告信息clock_rule_undefined_name:No clock source defined(hdmi_pclk )但是不用管。照用不誤。
在鈦金上同樣可以這樣設置。
把DDR_REF_CLK設置為normal。
把PLL的參考修改成Core,并輸入時鐘名DDR_REF_CLK。
有警告信息clock_rule_undefined_name :No clock source defined(DDR_REF_CLK),但是不用管。照用不誤。
方法二：通過clkmux驅動PLL
審核編輯：劉清
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原文標題：GPIO驅動PLL的
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