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Debug Core UUID mismatch案例總結(jié)

XL FPGA技術(shù)交流 ? 來(lái)源:XL科技 ? 作者:XL科技 ? 2023-02-06 15:18 ? 次閱讀

Efinity在Debug時(shí)會(huì)出現(xiàn)UUID mismatch錯(cuò)誤。很多剛開(kāi)始使用的人經(jīng)常遇到。下面我們做一個(gè)總結(jié)。歡迎遇到案例時(shí)共同分享。

09b3e09a-a3b2-11ed-bfe3-dac502259ad0.png

一般有以下幾種原因

(1)程序沒(méi)運(yùn)行起來(lái)。這種情況CDONE信號(hào)沒(méi)有拉高,說(shuō)明程序沒(méi)有加載到FPGA,也可以說(shuō)程序沒(méi)有運(yùn)行起來(lái)。

(2)配置文件與debugger文件——即json文件不對(duì)應(yīng)。需要手動(dòng)從Perspectives -> Profile Editor中重新import Profile,即找到j(luò)son文件,目前已經(jīng)添加了upload功能功能解決該問(wèn)題,在界面的右上角,會(huì)提示upload。

09e72e78-a3b2-11ed-bfe3-dac502259ad0.png

(3)通過(guò)Open Debugger添加vio或者la,但是實(shí)際上沒(méi)有在Interface Designer中添加JTAG_USER_TAP。

09f3c05c-a3b2-11ed-bfe3-dac502259ad0.png

(4)沒(méi)有添加Debug;

(5)JTAG_USER_TAP接口與debug_top例化部分連接出錯(cuò),比如名字不對(duì)。

(6)TI60會(huì)存在A版本與A1版本有區(qū)別不連接不上,2022.8月份之后不存在該問(wèn)題。

(7)添加了vio和la但是沒(méi)有添加debug_top.v到工程中,依然編譯過(guò)去,連接時(shí)也會(huì)提示UUID mismatch.

(8)Debugger Auto Instantiation沒(méi)有打開(kāi)。

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(9)有客戶(hù)第一次的設(shè)計(jì)調(diào)試信號(hào)線(xiàn) TCK TDO TMS(10K上拉) TDI(10K上拉)是直連的使用正常。第二次在TCK,TDO,TMS和TDI串聯(lián)了100歐的電阻,并且TCK進(jìn)行了4.7K下拉,就出現(xiàn)了UUID mismatch。

(10)JTAG USER TAP不對(duì)應(yīng)。比如下圖選擇了USER2,但是連接時(shí)選擇的是USER1.

0a3473cc-a3b2-11ed-bfe3-dac502259ad0.png

(11)在T4,T8,T13中容易出現(xiàn)CRESET_N沒(méi)有連接到FPGA的下載座子上。這時(shí)重新通過(guò)JTAG配置FPGA提示進(jìn)入user mode,但實(shí)際上程序沒(méi)有作用。

審核編輯:湯梓紅

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原文標(biāo)題:Debug Core UUID mismatch案例總結(jié)

文章出處:【微信號(hào):gh_ea2445df5d2a,微信公眾號(hào):FPGA及視頻處理】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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