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800G FR場景下的技術需求分析

基于單通道200G的PAM4 技術，是光強度調制和直接檢測互連的下一代技術的主要階段，它將成為4通道800G光連接的基礎，也是未來1.6Tb/s 互連的重要構建基礎。如下圖所示，MSA工作組將定義完整的PMD 和部分PMA層規范，包括新的低功耗、低延遲FEC 作為112G電信輸入信號KP4 FEC頂部的封裝，以提高調制解調器的凈編碼增益（NCG）。

MSA聯盟的主要目標之一是為發射機和接收器組件開發新的寬帶寬電壓電子和光學模擬元件，包括數字到模擬（DAC）和模擬到數字（ADC）轉換器。為了實現可插拔模塊的低功耗目標，200G PAM4 DSP芯片將會采用更低的nm節點的在CMOS工藝來設計，并通過低功耗的信號處理算法對通道進行均衡。

考慮到LAN-WDM 中需要溫度控制器（TEC），這在每通道200G方案中是不需要的，因此4x200G的800G方案的功率預算將基于CWDM4 來分析功。與功率預算有關的因素包括鏈路插入損耗、多徑干擾（MPI）、差分時延遲（DGD）、發射器和色散代價（TDP）。

根據 IEEE 標準中發布的模型，MPI和DGD 的代價計算如下表所示。鑒于每通道的波特率增加為200G，其色散代價將大于每通道100G的色散代價。關于發射機分散罰球（TDP）的合理建議是 .9 dB。因此，考慮接收器老化和耦合損耗的裕量，以及發射機的典型發射光功率值，MSA工作組認為200G PAM4所需的接收器靈敏度應在-5dBm左右。

由于從100G到200G，波特率翻倍，OSNR將惡化約 3 dB。因此需要更強大的 FEC 糾錯碼來保持接收器靈敏度（-5dBm）和誤差底差。因此，如上所述，光模塊需要考慮在 KP4 的頂部，封裝一層額外的低功耗、低延遲的FEC。新的FEC 的糾錯門限閾值可以根據鏈路性能和功率預算的要求來確定。關于新的FEC將在后文說到。

MSA利用仿真和實驗，提出了單通道200G的鏈路性能。如下表列出了鏈接中所采用器件的參數。

實驗結果表明，當新的FEC閾值設置為2E-3如下圖（a）所示，接收機靈敏度可以達到目標值。但是在本實驗中，需要最大可能性序列估計（MLSE）來補償通道帶寬限制引起的過度的符號間干擾。

a）單通道200G實驗和仿真結果相互匹配;（b）采用的器件帶寬得到改善時，單通道200G的仿真結果：利用FFE均衡可以滿足功率預算的要求

上圖（a）中的虛線顯示基于采用實驗中使用器件的測量參數仿真的結果。結合實驗結果，仿真表明，該系統受AD/DA、驅動器和E/O調制器等元件帶寬的限制。考慮到未來幾年有望提供更高帶寬的組件，并基于同一系統模型（帶寬擴展）的仿真結果上圖（b）所示。結果表明，DSP單元中只有FFE均衡，就可以滿足接收機靈敏度2E-3的要求，符合理論預期。

基于上述分析，在800G-FR4方案中，仍建議在合規性測試中遵循TDECQ。然而，在TDECQ測量中，采用的參考接收器的FFE抽頭數，需要考慮增加到一個合理的值，具體是多少需要進一步討論。此外，應該注意的是，如果未來針對100Gbaud 光器件的能力低于預期，那么在FR4方案中就可能需要使用更復雜的算法（例如 MLSE），也就意味著必須要新的合規方案來800G-FR4。

4x200G封裝方案分析

對于4x200G光模塊，需要重新考慮其發射器和接收器的封裝，以確保在奈奎斯特頻率點（56GHz）下范圍內的信號完整性。下圖顯示了發射器的兩種可能的解決方案。方案A是傳統方案，調制器驅動器（DRV）與調制器（如EML）緊靠在一起；在方案B中，則是基于倒裝設計的 DRV芯片與DSP 單元共同封裝在一起，以優化 RF 傳輸線路上的信號完整性。這兩種解決方案都可以通過現有的技術來實現。

初步仿真表明，方案B可以取得良好效果，并確保帶寬大于56GHz。方案A的S21 曲線上的紋波可能是由于DRV 對輸入信號的反射造成的，可通過DRV 的匹配設計進行優化，從而來提升方案A的整體性能。

在接收端，需要具有較少寄生電容的高帶寬光電二極管（PD）和高帶寬跨阻抗放大器（TIA）來確保接收器的帶寬性能。當前通過最先進的半導體技術實現這些組件沒有任何障礙。據我們所知，行業內已經在開發這些組件方面投入了大量精力，有希望在1到2年內推出。另一方面，PD 和TIA之間的連接也至關重要。連接中的寄生效應會降低模塊的性能，因經也需要仔細分析和優化。

單通道200G中的前向糾錯編碼（FEC）

在上文中我們提到，為了滿足200G PAM接收器的靈敏度要求，即糾前誤碼具有2E-3的閾值性能，就需要更強大的 FEC。下圖說明了terminated方案和串聯concatenated方案之間的比較。