《Innovus教程 - 輸出用于LVS的Verilog網表文件 各種控制選項》

輸出用于LVS的Verilog網表文件

如何導出Verilog網表用于Calibre做LVS？

命令：

deleteEmptyModule

saveNetlist

-includePhysicalCell $FILLER_CELL_WITH_METAL

./dataout/$DESIGN_NAME.output.lvs.v

這里的$FILLER_CELL_WITH_METAL主要指的是Decap這種有MOS管的Physical Only Cell，當然如果有其他的Physical Only Cell，內部有MOS管的，也是要加進去的。更多LVS相關細節在網易云課堂視頻教程中有講解。

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Calibre DRC版圖物理驗證教程

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Calibre LVS ERC教程--一鍵搞定

https://study.163.com/course/introduction.htm?courseId=1209591919&_trace_c_p_k2_=20ea4d25b2d84d75b93c74392ea0798b

擴展1 - 如何/為什么要刪除空的Module?

有時候網表中可能會有一些空的module（在網表中體現為Module下面沒有Cell或者準確說沒有含MOS管的有效器件），而它們在版圖里面也是不存在的，因此LVS的時候會報source里面能找到，但是版圖里面沒有找到。為了解決這個問題，可以在導出網表前輸入下面的命令來刪除這些空module:

deleteEmptyModule

擴展2 - 如何在網表中導出某種Physical only的Cell?

如果Design中有任何Physical only的Cell，它們實際上內部是有MOS管的，那么導出網表的時候都需要用-includePhysicalCell來把它們導出（這里用變量$PO_CELLS_WITH_MOS來表示），否則會報版圖里面能找到它們，而Source里面沒有的問題：

saveNetlist -includePhysicalCell "$PO_CELLS_WITH_MOS"

../IOs/$DESIGN_NAME.output.lvs.v

除了前面說過的Decap你可以想一想還有哪些內部有MOS管的Physical Only Cell需要導出。

擴展3 - 如何在導出的網表中split bus?

如果Design里面有Macro，比如SRAM，在SRAM的.sp網表中所有的pin都是單個bit聲明的，那么在導出網表的時候我們必須把Bus來flatten成單個的bit，加上選項-flattenBus即可，否則在做完v2lvs之后做LVS的時候會這些bus和pin不匹配的問題。

saveNetlist -includePhysicalCell "$PO_CELLS_WITH_MOS"

-flattenBus

../IOs/$DESIGN_NAME.output.lvs.v

擴展4 - Innouvs是否會把Floating的output pin導出到網表？是否影響LVS結果？

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審核編輯 ：李倩