Vivado設計主界面，它的左邊是設計流程導航窗口，是按照FPGA的設計流程設置的，只要按照導航窗口一項一項往下進行，就會完成從設計輸入到最后下載到開發板上的整個設計流程。

源程序管理窗口包含了一個設計中最基本的三種文件，設計源文件，約束文件，仿真源文件，如果添加了IP核，這里還會有IP源文件。

工作區窗口會顯示工程相關的基本信息，以及我們對系統進行的詳細設計都在這個窗口完成，例如設計代碼的輸入，查看綜合實現結果、創建Block Design等。

運行每一個步驟之后，會在結果窗口中的Message窗口顯示設計相關的所有信息，包括錯誤（error）和警告（warning）提示都會顯示在Message下面。

基于Vivado開發環境的設計流程

1.設計輸入

在Vivado中可以使用硬件描述語言描述電路，也可以通過IP集成器創建圖形化工程。

在設計流程導航窗口（Flew Navigator）中，“Settings”可以進行vivado工具使用相關的常用設置，"Add Sources"可以添加或創建設計文件。"Language Templates"是語言模板，提供了一些硬件描述語言的常用設計的寫法。“IP Catalog”可以打開IP目錄，里面包含了Xilinx提供的IP核以及用戶自己設計的IP核等。

IP集成器（IP INTEGRATOR）可以創建一個Block Design，可以將IP核，或HDL module以圖形化的方式添加到圖形化界面中，再通過端口的互聯，像搭積木一樣完成一些復雜的設計。

2.仿真（Simulation）

設計輸入完成之后，需要進行仿真，這里可以進行功能仿真，也可以進行時序仿真，時序仿真就是考慮了走線時延及器件延遲的仿真。

3.RTL分析

RTL（寄存器傳輸級）分析會生成RTL原理圖，可以對設計進行邏輯和功能檢查。因為使用HDL描述設計時可能出現語法或邏輯上的錯誤，一般語法錯誤Vivado會自動檢測和提示，而邏輯錯誤軟件沒有明顯提示，可以使用RTL分析進行檢查。

4.綜合（Synthesis）

綜合是將較高層次的邏輯設計代碼或原理圖等設計輸入轉化為較低層次的由FPGA芯片中底層基本單元表示的電路網表。

5實現（Implementation）

綜合之后要進行實現，實現是將綜合后的電路網表針對具體指定器件以及相關物理與性能約束進行優化、布局、布線的過程。

因此，在實現前還要添加約束文件，將設計的端口對應到具體的FPGA引腳上，還要根據板卡指定引腳供電電壓等，此外，還要針對性能要求進行相關時序約束，保證時序收斂，作為FPGA入門，我們暫不考慮時序約束。

6.編程與調試(Program and Debug)

在這一步可以生成可配置文件，也就是將實現產生的網表文件轉化為可下載到FPGA中的比特流文件，完成對FPGA的配置。

源程序管理窗口

源程序管理窗口包含了一個設計中最基本的三種文件，設計源文件，約束文件，仿真源文件，如果添加了IP核，這里還會有IP源文件。

工作區窗口

工作區窗口會顯示工程相關的基本信息，以及我們對系統進行的詳細設計都在這個窗口完成，例如設計代碼的輸入，查看綜合實現結果、創建Block Design等。

結果窗口

Tcl console可以使用Tcl命令完成Vivado所有的操作。

Message會顯示設計相關的所有信息，包括錯誤（error）和警告（warning）提示都會顯示在message下面，其它的窗口目前階段我們不常用，就不多做介紹了。