一、讀寫平衡訓練

如圖所示，內存控制器與顆粒相連接，并通過DQ（數據線）反饋。在發射端（圖中1點）的第a次信號發射，CLK與DQS同相位，但是因為電路板上連線的長度差異，飛行時間不同，在顆粒的接收端（圖中2點）產生了相位差。在第a次發射，D觸發器輸出結果是0，內存控制器得到DQ反饋為0。

內存控制器接著在第b次發射，調整CLK與DQS的相位，此次D觸發器在時鐘高電平觸發，得到反饋即為1。

經過多次不同相位關系的訓練，內存控制器得到了CLK與DQS的線長關系。

二、GDDR5時鐘訓練

GDDR5專用于顯存，本篇不展開闡述，具體內容可以參考（JEDEC規范JESD212C），它和DDR在電路接口有差異，數據線中沒有DQS，采用WCK/WCK#同步數據（即WCK與數據線組內等長），而地址、命令由CK/CK#同步（即地址、命令與CK組內等長）。

在GDDR5規范中，初始化其中一個步驟是WCK2CK alignment training（即WCK to CK的相位對齊）

兩時鐘的相位關系反饋于控制器，記錄于MR（模式寄存器）中。

三、鎖相技術

鎖相技術對數字芯片的時鐘設計極其重要。

鎖相環主要的三個組成部分（很多材料上講前向通道、反饋通道上分頻、倍頻之類，那些不是鎖相技術的本質元素）

1、 PD或PFD（鑒相器或鑒頻鑒相器）

2、 LF（環路濾波器）

3、 VCO（壓控振蕩器）

鑒相器的實現方式很多，在此列舉一種比較簡單的“異或門”，進而闡述鎖相原理。

輸入時鐘和反饋時鐘，存在相位差，經過異或門，輸出PWM，此波形經過環路濾波器，輸出直流電壓，輸入壓控振蕩器，壓控振蕩器輸出一定頻率時鐘。

這里的反饋關系在于：如果輸入和反饋時鐘相位變化，調整了PWM占空比，進而輸入VCO的電壓也會變化，采用負反饋調整輸出時鐘頻率。