日本佳能公司今日發(fā)布了FPA-1200NZ2C新型納米壓印半導(dǎo)體制造裝置，稱此創(chuàng)新技術(shù)將給眾多中小半導(dǎo)體供應(yīng)商提供優(yōu)越的先進(jìn)芯片制造方案。佳能首席執(zhí)行官富士夫雄田曾指出，此類科技目前幾乎被行業(yè)巨頭壟斷。

對于納米壓印技術(shù)，佳能半導(dǎo)體設(shè)備業(yè)務(wù)部巖本和德介紹道，它是通過將刻有半導(dǎo)體電路圖的掩膜壓制于晶圓之上完成二維或三維電路成型的過程。巖本進(jìn)一步補充道，若對掩膜進(jìn)行改良，將有可能實現(xiàn)2nm級別的電路線條寬度。目前來看，佳能的NIL技術(shù)已經(jīng)達(dá)到5nm節(jié)點邏輯半導(dǎo)體的最細(xì)線路寬度極限。

在產(chǎn)業(yè)競爭中，ASML主導(dǎo)著5nm芯片制造設(shè)備市場，而佳能的納米壓印解決方案有望助其縮短與龍頭企業(yè)之間的距離。

談及設(shè)備預(yù)算問題，巖本和德稱，購買方的預(yù)算取決于具體情況，預(yù)計每次光刻流程的成本僅為傳統(tǒng)光刻設(shè)備成本的約一半。另外，得益于納米壓印設(shè)備的體積小巧，研究開發(fā)等環(huán)節(jié)引入變得更加容易。關(guān)于售價，雖然富士夫曾表態(tài)佳能納米壓印設(shè)備的價格會低于ASML的EUVE設(shè)備價格，但確切數(shù)據(jù)尚未確定。

值得一提的是，作為EUV設(shè)備潛在替代品，佳能已收到來自半導(dǎo)體廠商、學(xué)府以及科研機(jī)構(gòu)等多方的關(guān)注和詢問，其潛在應(yīng)用覆蓋閃存、計算機(jī)采用的DRAM以及邏輯等各類半導(dǎo)體領(lǐng)域。