如今，再分布層（RDL）在高級(jí)封裝方案中得到了廣泛應(yīng)用，包括扇出封裝、扇出芯片對(duì)基板方法、扇出封裝對(duì)封裝、硅光子學(xué)和2.5D/3D集成方法。該行業(yè)正在接受各種扇出封裝，尤其是因?yàn)樗鼈兲峁┝嗽O(shè)計(jì)靈活性、占用空間非常小以及使用RDL與眾多I/O進(jìn)行經(jīng)濟(jì)高效的電氣連接。

ASE的工程和技術(shù)營(yíng)銷高級(jí)總監(jiān)Mark Gerber表示：“目前，人們對(duì)利用先進(jìn)RDL結(jié)構(gòu)的芯片進(jìn)行異構(gòu)集成非常感興趣，這種結(jié)構(gòu)涉及在具有銅柱的基板上進(jìn)行2.5D扇出。ASE的FOCoS方法就是如此。這種方法的I/O要求從幾千到十萬(wàn)以上?！?/p>

特別在高性能計(jì)算、數(shù)據(jù)服務(wù)器、AI和5G，應(yīng)用程序鼓勵(lì)開發(fā)將基板與扇出以及嵌入式橋接技術(shù)相結(jié)合的封裝平臺(tái)，其中大多數(shù)過程集成在OSAT中。例如，最近Tech Search International對(duì)AMD的高架扇出橋（EFB）和GPU封裝（一種襯底上扇出的方法）進(jìn)行了分析，強(qiáng)調(diào)了OSAT在高性能封裝中的強(qiáng)大作用。

隨著高級(jí)封裝在OSAT、IDM和晶圓廠進(jìn)行，高級(jí)封裝的競(jìng)爭(zhēng)日趨激烈。對(duì)于多芯片集成封裝，RDL可以從10μm的線和空間范圍擴(kuò)展到最先進(jìn)的2μm線和空間（L/S）級(jí)別。為了管理復(fù)雜的相互作用，先進(jìn)的建模、材料工程和晶圓工藝正在投入使用，以確?？煽康腞DL制造。

高級(jí)扇出和異構(gòu)封裝中的問題包括die移位、die翹曲、die間應(yīng)力以及RDL痕跡斷裂的風(fēng)險(xiǎn)。RDL工藝涉及在有機(jī)聚酰亞胺（PI）或聚苯并惡唑（PBO）薄膜的窄跡線內(nèi)電鍍銅。新工藝旨在提高RDL附著力，同時(shí)減少熱循環(huán)期間的機(jī)械和熱應(yīng)力。

OSAT（包括ASE、Amkor和JCET）提供了許多具有高級(jí)RDL流程的封裝類型。

Amkor高級(jí)封裝和技術(shù)集成副總裁Mike Kelly表示，4層RDL已經(jīng)成熟，產(chǎn)量已達(dá)到99%。“HBM數(shù)據(jù)總線需要四層RDL，我們估計(jì)在未來幾年內(nèi)，大約85%的封裝需求可以通過四層RDL來滿足?！?/p>

高級(jí)封裝方向

由于摩爾定律在14nm左右的減速滿足了SOC上更大功能的需求，各種先進(jìn)的封裝已經(jīng)脫穎而出。從那時(shí)起，異構(gòu)集成包變得越來越流行，滿足了個(gè)人計(jì)算應(yīng)用程序在深度學(xué)習(xí)、聯(lián)網(wǎng)和CPU/GPU方面的應(yīng)用需求。例如，ASE的VIPack平臺(tái)有六個(gè)基于RDL的產(chǎn)品系列，用于滿足特定的應(yīng)用需求，包括扇出式襯底芯片（FOCoS）、FOPoP和FOSiP。

事實(shí)上，在最近的IEEE ECTC上，許多芯片制造商展示了新的扇出封裝設(shè)計(jì)。特別是，將已知良好的芯片放置位置保留在工藝后期的芯片封裝集成方案正在獲得發(fā)展勢(shì)頭，這些工藝從載體上的RDL形成開始。

芯片上升

臨時(shí)鍵合和釋放層，例如Brewer 鍵合材料，可以在載體上進(jìn)行RDL處理，然后進(jìn)行激光釋放步驟。這也稱為芯片后扇出流程，可實(shí)現(xiàn)高產(chǎn)量和低總體成本，同時(shí)確保在已知良好的RDL上放置已知良好的die。

三星的Taewon Yoo及其同事在ECTC上提出了一種芯片級(jí)FOWLP方案，并將結(jié)果直接與等效的基板倒裝芯片BGA和插入器封裝方法進(jìn)行了比較。FOWLP工藝使用邏輯器件配置上的內(nèi)存，實(shí)現(xiàn)了良好的電氣和熱性能，“當(dāng)RDL直接在I/O焊盤上形成時(shí)，厚度通常是基板尺寸的一半?！比侵赋?，該設(shè)計(jì)比FCBGA中的電路信號(hào)路徑更短，最終封裝厚度為0.26mm。

圖1：相對(duì)于FCBGA和PoP架構(gòu)，芯片最后扇出WLP將封裝厚度減少了50%。資料來源：三星

在三星的設(shè)計(jì)中（見圖1），RDL構(gòu)建在一個(gè)玻璃晶圓載體上。這種方法還利用了連接正面和背面RDL的穿模銅柱。RDL的特點(diǎn)是在7μm聚酰亞胺空間中有8μm的電鍍銅線。三星電子的Taewon Yoo表示：“這種RDL的厚度通常是基板尺寸的一半，并且形成于I/O焊盤的頂部?！?在這種情況下，扇出方法也比PoP方法更有效地散熱。工程師們通過修改頂部鈍化層下的RDL設(shè)計(jì)，緩解了集中在焊球下方的應(yīng)力。

放置精度和die移動(dòng)是多芯片封裝中眾所周知的問題。RDL第一個(gè)扇出方法可能會(huì)有所幫助。正如ECTC演講中所強(qiáng)調(diào)的那樣，“對(duì)于改進(jìn)die移位、精細(xì)間距要求、工藝優(yōu)化和已知良好die（KGD）成品率管理的戰(zhàn)略，芯片后扇出流程是有效降低成本的候選方案。”ASE的Jen Hsien Wong和同事為50 x 35mm FO die中的8個(gè)芯片優(yōu)化了芯片封裝策略，該die由環(huán)氧樹脂模塑化合物和具有不同軌跡布局的FOCoS包圍。熱機(jī)械建模將所有材料（硅die、RDL、散熱片）的CTE視為溫度的函數(shù)，以及材料模量。有限元模型計(jì)算了CTE失配傾向較高的die間隙區(qū)域的應(yīng)力。熱分散器提供散熱，但也有助于最小化包裝翹曲。最終優(yōu)化將die間隙區(qū)域下的微量應(yīng)力降低34%，并產(chǎn)生了最佳布局。

該研究強(qiáng)調(diào)，模擬室溫和高溫（260°C）之間的封裝翹曲行為，可以實(shí)現(xiàn)卓越的散熱片設(shè)計(jì)。該方法為使用芯片封裝FOCoS的多芯片封裝的翹曲控制和未來熱機(jī)械優(yōu)化提供了指導(dǎo)。

RDL工藝流程

EV集團(tuán)業(yè)務(wù)發(fā)展總監(jiān)托馬斯·烏爾曼（Thomas Uhrmann）表示，使FOWLP走在前列的一項(xiàng)關(guān)鍵技術(shù)是低溫可成像聚酰亞胺的配方，例如富士膠片的LTC系列。其他聚酰亞胺制造商包括Asahi和Hitachi Dupont。最新的工藝是使用聚酰亞胺（PI）或聚苯并惡唑（PBO）薄膜的真空固化，以提供優(yōu)異的介電薄膜性能，同時(shí)加快大批量生產(chǎn)的固化時(shí)間。

RDL流程通常涉及半加性工藝，包括介電沉積、濕法或干法蝕刻、阻擋層和籽晶層沉積以及鍍銅。扇出WLP，但對(duì)于高密度RDL，雙鑲嵌工藝越來越具有吸引力，以避免與半加性工藝相關(guān)的種子層咬邊和側(cè)壁蝕刻漏洞問題。通過在無刻蝕步驟的介質(zhì)層中嵌入跡線，并采用雙鑲嵌工藝，消除了銅崩潰風(fēng)險(xiǎn)，新的RDL提高了互連可靠性。在新工藝中，使用一個(gè)光刻曝光步驟在有機(jī)介質(zhì)中形成通孔和RDL圖案。新的4層RDL（見圖2）具有2/1μm的線條/空間。為改善介質(zhì)厚度均勻性而進(jìn)行的工藝改進(jìn)能夠減少晶圓邊緣殘留的厚銅引起的短路。

圖2 2/1μm L/S和2μm經(jīng)堆棧的4層RDL 來源：Amkor

結(jié)論

RDL過程相對(duì)簡(jiǎn)單，但一旦與涉及多個(gè)芯片的復(fù)雜過程集成，就需要進(jìn)行重大優(yōu)化，以管理這些封裝系統(tǒng)中的CTE不匹配、電氣、熱和機(jī)械行為。

審核編輯：劉清