概述
AD9510提供多路輸出時鐘分配功能,并集成一個片內鎖相環(PLL)內核。它具有低抖動和低相位噪聲特性,能夠極大地提升數據轉換器的時鐘性能。4路獨立的LVPECL時鐘輸出和4路LVDS時鐘輸出工作頻率分別為1.2 GHz和800 MHz。可選的CMOS時鐘輸出工作頻率為250 MHz。
數據表:*附件:AD9510 1.2 GHz時鐘分配IC,PLL內核,分頻器,延遲調整,8路輸出技術手冊.pdf
PLL部分由可編程參考分頻器(R)、低噪聲鑒頻鑒相器(PFD)、精密電荷泵(CP)和可編程反饋分頻器(N)組成。將外部VCXO或VCO連接到CLK2和CLK2B引腳時,最高達1.6 GHz的PLL輸出頻率可以與輸入參考REFIN同步。
時鐘分配部分提供LVPECL輸出和可編程為LVDS或CMOS的輸出。每路輸出都有一個可編程分頻器,可以旁路該分頻器或者設置最高32的整數分頻比。
用戶可以通過各分頻器改變一路時鐘輸出相對于其它時鐘輸出的相位,這種相位選擇功能可用于時序粗調。某些輸出還提供可編程延遲特性,具有最長10 ns的用戶可選滿量程延遲值。該精調延遲模塊通過一個5位字進行編程,提供32個可用的延遲時間供用戶選擇。
AD9510非常適合數據轉換器時鐘應用,利用亞皮秒抖動編碼信號,可實現優質的轉換器性能。
AD9510提供64引腳LFCSP封裝,額定溫度范圍為-40°C至+85°C,可以采用3.3 V單電源供電。如果用戶希望擴展外部VCO的電壓范圍,可以利用最高達5.5V的電荷泵電源VCP。
應用
特性
- 低相位噪聲鎖相環內核
- 最高250 MHz的基準輸入頻率
- 可編程雙模預分頻器
- 可編程電荷泵(CP)電流
- 獨立的CP電源(VCPS)可擴展調整范圍
- 兩路1.6 GHz差分時鐘輸入
- 8個可編程分頻器,1至32整數分頻比
- 用于輸出到輸出延遲粗調的相位選擇
- 4路獨立的1.2 GHz LVPECL輸出
- 加性輸出抖動:225 fs rms
- 4路獨立的800 MHz低壓差模信號
- (LVDS)或250 MHz互補金屬氧化物半導體
- (CMOS)時鐘輸出
- 加性輸出抖動:275 fs rms
- 2路LVDS/CMOS輸出提供精密延遲調整功能
- 串行控制端口
- 節省空間的64引腳LFCSP封裝
框圖
時序圖
引腳配置描述
典型性能特征
術語
相位抖動與相位噪聲
理想正弦波的相位在每個周期內會從 0 度到 360 度連續且均勻地變化。然而,實際信號的相位會隨時間偏離理想的相位變化,這種隨時間的相位變化偏差量被稱為相位抖動。雖然導致相位抖動的原因有很多,但一個主要因素是隨機噪聲,其在統計上呈高斯(正態)分布。
這種相位抖動會使正弦波在頻域中的能量擴散,產生連續的功率譜。該功率譜通常以相對于正弦波(載波)在給定頻率偏移下的 dBc/Hz 為單位進行表示,其數值是在 1Hz 帶寬內與載波功率的比值(以 dB 為單位)。每次測量時,載波頻率的偏移量也會給出。
對特定頻率區間(例如 10kHz 到 10MHz)內的總功率進行積分也具有意義,這被稱為該頻率偏移區間上的積分相位噪聲,它與該偏移區間內相位噪聲導致的時間抖動密切相關。
相位噪聲對模數轉換器(ADC)、數模轉換器(DAC)和射頻(RF)混頻器有確定性影響,會降低這些轉換器和混頻器可實現的動態范圍,不過影響方式有所不同。
時間抖動
相位噪聲是頻域現象,而在時域中,同樣的效應表現為時間抖動。觀察正弦波時,會發現其過零點的時間發生變化。對于方波,時間抖動表現為信號電平跳變沿相對于理想(規則)跳變時刻的位移。在這兩種情況下,與理想時間的偏差就是時間抖動。由于這些變化具有隨機性質,時間抖動通常以秒的均方根(rms)值或高斯分布的 1 個標準差來表示。
數模轉換器(DAC)或模數轉換器(ADC)采樣時鐘的時間抖動會降低轉換器的信噪比(SNR)和動態范圍。抖動盡可能低的采樣時鐘能使給定轉換器發揮出最高性能。
附加相位噪聲
附加相位噪聲是指可歸因于被測設備或子系統的相位噪聲量。測量時,必須減去任何外部振蕩器或時鐘源的相位噪聲,這樣就能預測該設備對總系統相位噪聲的影響程度。當與各種自身也會產生相位噪聲的振蕩器和時鐘源配合使用時,在很多情況下,某個元件的相位噪聲會主導系統相位噪聲。
附加時間抖動
附加時間抖動是指可歸因于被測設備或子系統的時間抖動量。測量時,必須減去任何外部振蕩器或時鐘源的時間抖動,這樣就能預測該設備對總系統時間抖動的影響程度。當與各種自身也會產生時間抖動的振蕩器和時鐘源配合使用時,在很多情況下,外部振蕩器和時鐘源的時間抖動會主導系統時間抖動。
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請問AD9510時鐘怎么配置
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