1 引言

近年來，多通道面陣 CCD相機在氣象觀測、環境檢測、海洋遙感和資源調查等領域獲得了廣泛的應用。而在 CCD的應用技術中，尤其是高速、多通道 CCD的應用中， CCD驅動時序的產生和信號的實時輸出是兩個非常關鍵的問題[1]。高速、多通道 CCD器件的驅動時序通常是一組周期性且關系比較復雜的脈沖信號，它是影響 CCD器件性能的一個重要因素；而產生的多組像元信號如何正確的轉換成一幀完整圖像，也必須根據實際的硬件要求而采取不同的設計方案。

本文在分析了 Sarnoff公司的 VCCD512H型幀轉移面陣 CCD芯片的特性和工作過程后，結合整個 CCD相機電子系統的要求，完成了基于 FPGA技術的驅動時序發生器與數據緩存器的一體化設計，即在一塊 FPGA芯片上實現對時序與數據緩存系統的控制。昀后針對 Xilinx公司的 FPGA器件 XQ2V3000對設計進行了配置及仿真，從而驗證了該設計方案的可行性。 2 驅動時序發生器與數據緩存器一體化設計原理

2.1 CCD器件結構及工作原理

美國 Sarnoff公司的 VCCD512H是背照型幀轉移面陣CCD，它由兩個感光區、兩個存儲區和讀出寄存器構成。每個感光區（或存儲區）包含 8個子陣列，每個子陣列含有 256（行）×64（列）個有效像元，整個像面則由16個子陣列，共 512×512個有效像元構成，我們在應用中，對像元做了水平方向‘二合一’處理，使得整個像面共由 512x256個有效像元構成,昀終 16路信號并行輸出。

電荷移動方向如圖1中箭頭所示，先由感光區轉移到存儲區（A1,A2,A3為幀轉移控制信號），再由存儲區轉移到讀出寄存器（B1,B2,B3為行轉移控制信號），而后在讀出控制信號（C1,C2,C3為像元轉移控制信號）的作用下順序讀出。16個子陣列有各自獨立的讀出寄存器和 CDS放大器。信號的輸出方式是 16個端口并行輸出，送到后續的模擬、數字信號處理電路[2]。

2.2 驅動時序分析

由芯片結構可知，CCD的一個工作周期分兩個階段：感光階段和轉移階段。在感光階段，感光陣列接受外界光源照射產生電荷，幀轉移控制信號 A不變，感光陣列和幀存儲區之間為阻斷態，不會發生電荷轉移現象；同時由行轉移控制信號 B控制，存儲區中的電荷逐行轉移到轉移寄存器；行轉移時，像元轉移控制信號 C不變，無像元信號輸出；每行信號中，各像元電荷逐次經過輸出放大器輸出，每讀出一行信號，進行一次行轉移。三相 CCD中，電荷的轉移是通過三相控制電壓按一定順序依次變化來實現的。此處，進行電荷轉移時，三相控制時序依次變化；三相信號不變時，為阻斷態。為保證信號電荷的完整轉移，各相時序間必須保證一定的電平交疊[3]。

在幀轉移階段，幀轉移控制信號 A與行轉移控制信號 B相同，且一直有效。同時像元控制信號 C也一直有效，但輸出數據無效。進入感光階段，首先進行一次行轉移，開始信號的輸出，同時感光區像元進入電荷積累。為保證信號讀出的完整性，整幀轉移的行數、輸出的行數、像元數都進行了一定的冗余設置[4]。

2.3 數據緩存器工作原理 如圖 2所示，CCD傳感器為 16路并行輸出，每路為 256×32×12bit,即8192×12 bit，現采用 VHDL硬件描述語言，設計實現了一種基于片上集成的雙口 RAM緩存器。

本設計中選用的控制器件FPGA為Xilinx公司XQ2V3000，其片內的共有96個雙口 RAM，每個 RAM的深度為16K,而在該系統中為了實現幀緩存的功能，在設計中采用了兩個雙口 RAM并行連接的方式，從而組合成了 16K×16bit的雙口 RAM緩存單元，共占用 RAM資源34個。雙口 RAM的寫入地址為 14位，由寫入地址發生器統一提供，與 CCD的驅動波形相配合 [5]。具體實現時是將雙口RAM 分成上下兩區（每個緩沖區共有 64x266個像元），前一幀周期左邊寫上半區，右邊讀下半區；后一幀周期，左邊寫下半區時，右邊讀上半區。其寫入過程為:首先由A 、B三相驅動脈沖（共 266個波形）配合，完成 A->B的電荷轉移；然后用 B波形完成兩次 B->C轉移（兩行合并），再用 C波形完成72次串出，其中僅有 64個有效（第 3-66像元），其余為過掃描，用于行箝位。這一過程重復 133次，（前 5次丟棄）。 因為圖像數據的讀出要按預定順序，即 512行從上到下，每行 256個像元從左到右。為此，將 17個雙口 RAM的輸出作為一個整體來考慮，其存儲量為(512×256+128)×12 bit,即131,200×12 bit，需要18 位地址，該讀出地址的形成可以用一個18 位計數器和一個譯碼器完成 [6]。

如圖 3所示，在幀正程期間，從數據緩存讀出 512 × 256 × 12bit的圖像數據，在幀逆程期間，緩存器中的輔助數據緊隨其后被讀出。

3 一體化設計的 FPGA實現及仿真結果

3.1 現場可編程門陣列（FPGA）

系統中采用容量比較大的FPGA，利用 VHDL硬件描述語言完成 CCD驅動時序的設計和數據的高速讀寫。這種實現方法可以使采集系統靈活、簡單、方便，具有很強的可擴展性，可根據需要設計為不同數據寬度、不同容量的數字系統，接口電路簡潔且不占用系統地址資源，系統移植或升級換代方便，而且控制簡單，易于實現[7]。

3.2 時序仿真結果

在編程軟件 Quartus II集成設計環境下，用 VHDL語言以自上而下的方式，對 CCD驅動時序和數據緩存系統進行了描述，仿真后得到部分結果如下圖所示。

圖 4為在幀轉移過程中，通過對時鐘 CLK的計數而產生了頻率相同、相位不同的A、B驅動脈沖信號，并且通過后續的示波器檢測得知電平交疊達到了75％以上，滿足技術手冊的要求。

圖 5為 RAM選擇地址仿真圖。系統總共有 17個 RAM緩存器，并且把每個 RAM分為了上、下兩個半區。設CEr為 16位用來選擇 RAM的位置，其中高8位為上半區，低 8位為下半區，并且交替選擇（上半區讀出時，下半區為寫入，反之亦然）。從昀終的仿真圖中可以看出，時序復合設計要求。

4 結束語

本文的創新點在于采用了 FPGA技術設計 CCD驅動時序和緩存器電路，使原來復雜的電路設計變成只需 1片 FPGA就能完成。同時它能夠很好地滿足 CCD應用向高速、小型化、智能化、低功耗發展的需求，從而提高了系統的集成度。從時序仿真結果來看，該一體化的設計能夠較好的產生器件所需的時序脈沖及緩存器所需的讀/寫地址，并且由于使用了延遲量小的 FPGA使得系統可以工作在百兆赫茲的工作頻段，從而增強了電路的抗干擾能力，提高了系統的可靠性與穩定性。