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深度解析ug1292:降低布線延遲

電子工程師 ? 來源:未知 ? 作者:李倩 ? 2018-10-30 10:47 ? 次閱讀
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當(dāng)設(shè)計出現(xiàn)布線擁塞時,通常會導(dǎo)致布線延遲增大,從而影響時序收斂。布線擁塞程度可通過如下兩種方式獲取:

-布線階段的log文件中會顯示擁塞程度

-對于place_design或route_design生成的dcp文件,可通過如下命令獲取

生成的擁塞報告如下圖所示。要格外關(guān)注擁塞程度(Congestion Level)大于4的區(qū)域。

對于擁塞程度大于4的情形,可采用如下流程加以改善并降低布線延遲。在如下的案例中,可以看到布線延遲占到了總延遲的94%,據(jù)此,可斷定布線延遲是導(dǎo)致時序違例的根本原因。從布線結(jié)果看,在擁塞區(qū)域出現(xiàn)了繞線。

圖片來源:page 6, ug1292

圖片來源:page 6, ug1292

降低擁塞程度可改善布線質(zhì)量。Xilinx建議采用如下方法以改善布線擁塞。

(1)當(dāng)整體資源利用率達(dá)到70%~80%時(對于多die芯片,這個數(shù)值是指每個SLR的資源利用率),需要砍掉一些模塊以降低資源利用率。尤其要避免LUT/BRAM/DSP/URAM利用率同時出現(xiàn)大于80%的情形。如果BRAM/DSP/URAM這些Block利用率無法降低,那么要確保LUT利用率低于60%。

(2)執(zhí)行place_design時,嘗試將-directive設(shè)置為AltSpreadLogic*或SSI_Spread*或?qū)mplementation的策略設(shè)置為Congestion_*,如下圖所示。

(3)通過如下命令分析設(shè)計復(fù)雜度,找到設(shè)計中出現(xiàn)擁塞的模塊(Rent值大于0.65或AverageFanout大于4)。之后,對這些模塊實施模塊化綜合,其中的綜合策略設(shè)置為ALTERNATE_ROUTABILITY。

生成設(shè)計復(fù)雜度報告:

對擁塞模塊采用模塊化綜合技術(shù)

(4)降低擁塞區(qū)域MUXF*和LUT-Combining的使用率,具體方法有時可通過report_qor_suggestions獲得。但采用模塊化綜合技術(shù)是一個值得一試的方法。

(5)在布線區(qū)域內(nèi)非關(guān)鍵的高扇出網(wǎng)線上引入BUFG,可通過如下命令實現(xiàn)。

(6)從之前低擁塞的布線或布局結(jié)果中繼承DSP/BRAM/URAM的布局。這可通過如下腳本實現(xiàn)。

優(yōu)化高扇出網(wǎng)線:

(1)在RTL層面,基于設(shè)計層次復(fù)制寄存器降低扇出,或者在opt_design階段通過-hier_fanout_limit選項降低扇出。

(2)在phys_opt_design(布局之后)階段通過-force_replication_on_nets對關(guān)鍵的高扇出網(wǎng)線通過復(fù)制寄存器降低扇出。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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原文標(biāo)題:深度解析ug1292(6)

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