研究機構IMEC已經發表了一篇論文，該研究表明，在5nm節點上，STT-MRAM與SRAM相比可以為緩存提供節能效果。這種優勢比非易失性和較小的空間占用更重要。

半導體行業著名機構IMEC在加利福尼亞州舊金山舉行的國際電子器件會議（IEDM）上發表了大量論文。

在關于5nm嵌入式MRAM的論文中，IMEC使用經過硅驗證的pMTJ（SSDFans作者蛋蛋命名MTJ為茅臺酒）緊湊模型進行了設計分析，該模型與5nm節點兼容。對于讀寫操作，pMTJ稱訪問延遲分別小于2.5ns和7.1ns。分析表明，STT-MRAM滿足了高性能計算中一級到三級緩存的眾多要求，并且讀寫性能顯著高于SRAM。它滿足了超過100MHz的時鐘頻率的要求，同時占用面積為SRAM的43.3％。

IMEC進行了設計技術協同優化（DTCO），以確定5nm節點上STT-MRAM單元的要求和規格，并得出了一個結論，高性能STT-MRAM位單元的MRAM間距是45nm接觸柵極間距的兩倍，是5nm最后一級高速緩存的首選解決方案。在第二步中，在300mm 硅晶片上制造高性能STT-MRAM單元，并通過實驗測量磁隧道結的特性。

通過改變高速緩存大小，對SRAM和STT-MRAM進行能耗比較。在0.4MB時的讀操作和5MB時的寫操作的情況下，與SRAM相比，STT-MRAM的能耗更低。資料來源：IMEC。

通過對SRAM和STT-MRAM的能耗曲線的觀察，研究人員認為有兩個交叉點會影響系統能耗：STT-MRAM的讀和寫能耗分別在在0.4MB和5MB時低于SRAM。這是由于隨著SRAM容量的增加，SRAM待機功率呈指數增長。

研究人員得出結論，即使SST-MRAM存在讀寫不對稱，但在5nm節點和高速緩存容量低于12MB時，無論在何種應用場景下，STT-MRAM都是有好處的。

IMEC項目主管Gouri Sankar Kar在一份聲明中說，“DTCO和硅驗證模型讓我們首次得出了這樣的結論，在容量分別大于0.4MB和5MB時，STT-MRAM的讀寫能耗均比SRAM小；STT-MRAM的延遲足以滿足高性能計算領域中最后一級緩存的要求，這些緩存的工作頻率約為100MHz。“

我們應該考慮到MRAM會進一步改進，這些MRAM現在已經從研究領域中出現并且顯示出優越的特性。