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關于LRU(Least Recently Used)的邏輯實現

湊巧看到一個有關LRU(Least Recently Used)的邏輯實現，其采用矩陣方式進行實現，....

Spinal FPGA 發表于 11-12 11:47 ?705次閱讀

VSCode中Markdown借助plantuml繪制流程圖

VSCode中Markdown里通過plantuml繪制流程圖，簡直不要太方便。

Spinal FPGA 發表于 10-28 11:19 ?2173次閱讀

FPGA中有狀態表項的存儲與管理

一篇2014年的論文:《CACHE FOR FLOW CONTENT: SOLUTION TODEP....

Spinal FPGA 發表于 10-27 16:06 ?526次閱讀

淺析SpinalHDL中Pipeline中的復位定制

之前有系列文章介紹了SpinalHDL中Pipeline的使用，最近在一個功能模塊中真實的使用了這個....

Spinal FPGA 發表于 03-17 17:31 ?1246次閱讀

如何根據自己設計中的寄存器配置總線定義來生成一套寄存器配置模版

無論是FPGA還是ASIC，系統設計中總會存在配置寄存器總線的使用，我們會將各種功能、調試寄存器掛載....

Spinal FPGA 發表于 03-04 13:56 ?1440次閱讀

Linux操作系統中如何按下PCIe的復位鍵

在Linux操作系統中，看如何按下PCIe的復位鍵

Spinal FPGA 發表于 01-20 09:31 ?1995次閱讀

狀態機該怎么監控

狀態機卡住的場景——通過狀態跳轉條件的DFX信號去判斷卡住的原因

Spinal FPGA 發表于 01-15 10:03 ?531次閱讀

在SpinalHDL里在頂層一鍵優化Stream/Flow代碼生成

? ? 在SpinalHDL里在頂層一鍵優化代碼中Stream/Flow代碼生成的payload，f....

Spinal FPGA 發表于 12-14 09:05 ?891次閱讀

借助GPT4理解仿真中競爭處理的方法

上周微信群里的一個小伙伴提到的一個關于仿真中不達預期的一個問題，其中牽涉到關于仿真中信號競爭等問題。....

Spinal FPGA 發表于 11-25 14:23 ?693次閱讀

SpinalHDL 1.9.4版本中的PackedBundle、PackedWordBundle的使用

? ? 聊一聊SpinalHDL 1.9.4版本中的PackedBundle、PackedWordB....

Spinal FPGA 發表于 11-11 15:35 ?1319次閱讀

SpinalHDL 1.9.4版本中的PackedBundle、PackedWordBundle的使用

pipeline高端玩法—優先級介紹

無論是SystemVerilog還是SpinalHDL,都有Last valid assignmen....

Spinal FPGA 發表于 11-04 10:13 ?793次閱讀

扒一扒pipeline中“spawn”的用法

在Stage中，關于spawn，定義了下面的兩個API

Spinal FPGA 發表于 10-29 09:57 ?722次閱讀

Pipeline中throwIt的用法

字如其名，來看下Pipeline中throwIt的用法，是怎么個丟棄方式。

Spinal FPGA 發表于 10-21 16:24 ?742次閱讀

基于FPGA實現Mem加法器

前段時間和幾個人閑談，看看在FPGA里面實現一個Mem加法器怎么玩兒

Spinal FPGA 發表于 10-17 10:22 ?806次閱讀

pipeline高端玩法—看下FlushNext的用法

在Stage里，有關flushNext提供的API有

Spinal FPGA 發表于 10-08 10:13 ?1032次閱讀

來看看Pipeline中的flush操作

在Stage中，對于Flush有提供這兩個函數。

Spinal FPGA 發表于 09-24 14:17 ?1040次閱讀

一鍵獲取邏輯設計中的所有跨時鐘路徑

之前在玩FPGA時，對于一個系統工程，當邏輯電路設計完成之后，一般會先拿給Vivado/Quartu....

Spinal FPGA 發表于 09-15 14:06 ?957次閱讀

怎樣使用SpinalHDL Pipeline組件里的resulting及overloaded？

關于stageableToData，在之前的文章中已有介紹，今天來看下stageableOverlo....

Spinal FPGA 發表于 09-11 09:47 ?1211次閱讀

怎樣使用SpinalHDL Pipeline組件里的resulting及overloaded？

看下Stage中關于terminal的作用

看完了前面的系列，對于Stageable、StageableKey是如何起作用的應該有一定的了解。今....

Spinal FPGA 發表于 09-02 14:15 ?1080次閱讀

連線對不對，仿真靠邊站，讓代碼自己做

這里test2里面定義了10個StreamFifo，所有fifo的pop.valid通過或的形式連接....

Spinal FPGA 發表于 08-26 15:55 ?781次閱讀

pipeline高端玩法之Stage里的隱式轉換

Scala里面的隱式轉換的好處是靈活，壞處就是太靈活。

Spinal FPGA 發表于 08-19 10:45 ?818次閱讀

一覽pipeline中所出現的五個基本要素

stageable、StageableKey是最整個pipeline中的基本數據類型元素

Spinal FPGA 發表于 08-12 11:24 ?1200次閱讀

SpinalHDL里pipeline的設計思路

如果你曾看過VexRSICV的設計，對于從事邏輯設計的你會驚訝從未想過邏輯設計還能這么來做。

Spinal FPGA 發表于 08-12 11:22 ?1497次閱讀

一個簡單的pipeline是如何構建起來的？

書接上文，一個最簡單的流水線例子，這里對data_in打兩拍做輸出

Spinal FPGA 發表于 08-12 11:18 ?2082次閱讀

SpinalHDL Simulation性能提升測試

昨晚看SpinalHDL的Issues，其中有一個關于性能提升的case 吸引到了我，嘗試實驗到深夜....

Spinal FPGA 發表于 08-06 17:10 ?1036次閱讀

Verilog代碼封裝后門訪問

關于仿真里的后門訪問，之前的文章《三分鐘教會你SpinalHDL仿真中的后門讀寫》中有做過介紹，其針....

Spinal FPGA 發表于 07-15 10:22 ?1057次閱讀

機器越多越新越好？實測Calibre任務性能曲線

版圖文件很大，需要處理的數據量非常大，但本身的邏輯判斷并不復雜，所以通常不剛需高主頻機型，但要求多核....

Spinal FPGA 發表于 07-13 15:43 ?956次閱讀

扒一扒PCIe中的Flow Control

在處理TLP報文時，根據Fmt字段以及Type字段可以將TLP報文分為二十多種，當TLP報文送至數據....

Spinal FPGA 發表于 07-03 09:20 ?2609次閱讀

PCIe鏈路層里的ACK/NAK介紹

??編者按? ? ????讀cocotbext-pcie源碼，有部分牽涉到數據鏈路層。雖然自工作....

Spinal FPGA 發表于 06-25 10:31 ?3360次閱讀

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