鎖存器：輸出端的狀態不會隨輸入端的狀態變化而變化，只有在有鎖存信號時輸入的狀態被保存到輸出，直到下一個鎖存信號。通常只有0和1兩個值。典型的邏輯電路是D觸發器。
緩沖器：多用在總線上，提高驅動能力、隔離前后級，緩沖器多半有三態輸出功能。
三態緩沖器就是典型的線與邏輯器件，可允許多個器件掛在一條總線上，當然OC輸出也可用在線與邏輯應用上。

OC門，又稱集電極開路（漏極開路）與非門門電路，Open Collector（Open Drain）。為什么引入OC門？實際使用中,有時需要兩個或兩個以上與非門的輸出端連接在同一條導線上，將這些與非門上的數據（狀態電平）用同一條導線輸送出去。因此，需要一種新的與非門電路--OC門來實現“線與邏輯”。OC門主要用于3個方面：實現與或非邏輯，用做電平轉換，用做驅動器。由于OC門電路的輸出管的集電極懸空，使用時需外接一個上拉電阻Rp到電源VCC。OC門使用上拉電阻以輸出高電平，此外為了加大輸出引腳的驅動能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的灌電流能力考慮應當足夠大；從確保足夠的驅動電流考慮應當足夠小。
線與邏輯，即兩個輸出端（包括兩個以上）直接互連就可以實現“AND”的邏輯功能。在總線傳輸等實際應用中需要多個門的輸出端并聯連接使用，而一般TTL門輸出端并不能直接并接使用，否則這些門的輸出管之間由于低阻抗形成很大的短路電流（灌電流），而燒壞器件。在硬件上，可用OC門或三態門（ST門）來實現。 用OC門實現線與，應同時在輸出端口應加一個上拉電阻。
三態門（ST門）主要用在應用于多個門輸出共享數據總線，為避免多個門輸出同時占用數據總線，這些門的使能信號（EN）中只允許有一個為有效電平（如高電平），由于三態門的輸出是推拉式的低阻輸出，且不需接上拉（負載）電阻，所以開關速度比OC門快，常用三態門作為輸出緩沖器。

建立時間和保持時間

圖1

? 建立時間（setup time）是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器；保持時間（hold time）是指在觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間， 如果保持時間不夠，數據同樣不能被打入觸發器。? 如圖1 。 數據穩定傳輸必須滿足建立和保持時間的要求，當然在一些情況下，建立時間和保持時間的值可以為零。 PLD/FPGA開發軟件可以自動計算兩個相關輸入的建立和保持時間（如圖2）

競爭和冒險

幾乎所有關于數字電路的教材，都會提到數字電路中的競爭和冒險問題，但是這個問題往往被我們忽略。我們可以先來回顧一下關于競爭和冒險的一些基本概念。

PLD內部毛刺產生的原因

我們在使用分立元件設計數字系統時，由于PCB走線時，存在分布電感和電容，所以幾納秒的毛刺將被自然濾除，而在PLD內部決無分布電感和電容，所以在PLD/FPGA設計中，競爭和冒險問題將變的較為突出。