引 言

可重構系統是指以軟件改變硬件結構以實現具體應用的計算平臺，一般由非柔性但可編程的處理器和柔性的以程序控制重構的數字邏輯器件構成。目前國內外的可重構系統研究中，采用的可重構硬件主要是現場可編程門陣列（Field Programming Gate Array，FPGA）。可重構系統非常適合于那些對功耗有嚴格要求或者計算密集的應用，因為此類應用在FPGA上實現的功耗要大大低于在處理器上實現的功耗。將在FPGA上運行的任務視為“硬件任務”納入實時操作系統（Real-time Operating Sys-tem，RTOS）的統一管理范圍，可簡化系統的設計與管理。因此，需要在傳統的RTOS中引入硬件任務管理器，實現硬件任務的管理和調度。

目前，該研究已經取得了一定進展。如在參考文獻［1］中提出的商用可重構系統OS4RS，包含的主要功能有任務的創建／銷毀、異構任務的動態遷移、任務之間的相互通信等。支持軟／硬件任務調試以及允許對操作系統模塊和用戶任務的跟蹤監控，是可重構硬件操作系統的重要特征。在參考文獻［2］中設計了一種基于軟／硬件統一多任務模型的實時操作系統SHUM-μCOS，實現了統一任務的管理、基于靜態優先級的軟／硬件任務獨立調度、硬件資源的管理以及軟／硬件任務基于軟件層的通信等機制。

但是大多數研究者考慮的軟／硬件調度算法一般難以在現有的FPGA硬件平臺上實現，如參考文獻［2］中FORS算法采用的2D FPGA資源模型。這是因為當前的FPGA技術只允許所有的任務占用同樣的“高度”，并且上述工作中幾乎沒有將功耗納入考慮范疇。因此，類似在嵌入式微處理器中廣泛采用動態電壓調整（DynamicVoltage Scaling，DVS）技術以降低系統功耗，本文提出了一種動態調整FPGA工作頻率的算法，在可重構系統的性能需求和功耗需求之間達到平衡，并且可以在當前的FPGA技術條件下實現。

1 調度模型

1．1 可重構系統體系結構

本文只考慮在當前FPGA技術條件下的可重構系統結構，如圖1所示。FPGA分為動態和靜態兩部分。動態部分包括很多可重構模塊（Reconfigurable Modules，RM），每個硬件任務運行在1個RM上，各個RM占用的FPGA寬度可以不相等，一般由若干同列的CLB（Config-urabIe Logic Block，可重構單元）組成。靜態部分則負責與CPU和RM之間的數據交互。