data_proc : PROCESS (sys_clk)
BEGIN
if rising_edge(sys_clk) then
if (reset = '1') then
data_in <= '0';
else
data_in <= serial_in;
end if;
end if;
END PROCESS data_proc;

只要我們明白無法直接將異步信號饋送到我們的同步邏輯中，就很容易解決這個問題。以下代碼創建一個稱sys_reset 的新復位信號，其已經與我們的系統時鐘sys_clk同步化。在異步邏輯采樣時會產生亞穩定性問題。我們可以采用與階梯的前幾級進行了‘與’運算的梯形采樣降低此問題的發生幾率。

data_proc : PROCESS (sys_clk)
BEGIN
if rising_edge(sys_clk) then
reset_1 <= reset;
reset_2 <= reset_1 and reset;
sys_reset <= reset_2 and reset_1
and reset;
end if;
if rising_edge(sys_clk) then
if (sys_reset = '1') then
data_in <= '0';
else
data_in <= serial_in;
end if;
end if;
END PROCESS data_proc;

至此，假定您已經慎重實現了所有邏輯的同步化。不過，如果您不小心，則您的邏輯很容易與系統時鐘脫節。切勿讓您的工具鏈使用系統時鐘所用的本地布線資源。那樣做的話您就無法約束自己的邏輯。切記要明確定義所有的重要邏輯。

以下VHDL代碼采用賽靈思 BUFG原語強制sys_clk進入驅動低延遲網絡(low-skew net) 的專用高扇出緩沖器。

gclk1: BUFG port map (I => sys_clk,O
=> sys_clk_bufg);
data_proc : PROCESS (sys_clk_bufg)
BEGIN
if rising_edge(sys_clk_bufg) then
reset_1 <= reset;
reset_2 <= reset_1 and reset;
sys_reset <= reset_2 and reset_1
and reset;
end if;
if rising_edge(sys_clk_bufg) then
if (sys_reset = '1') then
data_in <= '0';
else
data_in <= serial_in;
end if;
end if;
END PROCESS data_proc;

某些設計采用單個主時鐘的分割版本來處理反序列化數據。以下VHDL代碼（nibble_proc進程）舉例說明了按系統時鐘頻率的四分之一采集的數據。

data_proc : PROCESS (sys_clk_bufg)
BEGIN
if rising_edge(sys_clk_bufg) then
reset_1 <= reset;
reset_2 <= reset_1 and reset;
sys_reset <= reset_2 and reset_1
and reset;
end if;
if rising_edge(sys_clk_bufg) then
if (sys_reset = '1') then
two_bit_counter <= "00";
divide_by_4 <= '0';
nibble_wide_data <= "0000";
else
two_bit_counter
<= two_bit_counter + 1;
divide_by_4 <= two_bit_counter(0) and
two_bit_counter(1);
nibble_wide_data(0)
<= serial_in;
nibble_wide_data(1)
<= nibble_wide_data(0);
nibble_wide_data(2)
<= nibble_wide_data(1);
nibble_wide_data(3)
<= nibble_wide_data(2);
end if;
end if;
END PROCESS data_proc;
nibble_proc : PROCESS (divide_by_4)
BEGIN
if rising_edge(divide_by_4) then
if (sys_reset = '1') then
nibble_data_in <= "0000";
else
nibble_data_in
<= nibble_wide_data;
end if;
end if;
END PROCESS nibble_proc;

看起來好像一切都已經同步化，但是nibble_proc采用乘積項divide_by_4對來自時鐘域sys_clk_bufg的 nibble_wide_data進行采樣。由于路由延遲，divde_by_4與sys_clk_bufg之間并無明確的相位關系。將 divide_by_4轉移到BUFG也于事無補，因為此進程會產生路由延遲。解決方法是將nibble_proc保持在sys_clk_bufg域，并且采用divide_by_4作為限定符，如下所示。

nibble_proc : PROCESS (sys_clk_bufg)
BEGIN
if rising_edge(sys_clk_bufg) then
if (sys_reset = '1') then
nibble_data_in <= "0000";
elsif (divide_by_4 = '1') then
nibble_data_in
<= nibble_wide_data;
end if;
end if;
END PROCESS nibble_proc

時序約束的重要性

如果您希望自己的邏輯正確運行，則必須采用正確的時序約束。如果您已經慎重確保代碼全部同步且注冊了全部I/O，則這些步驟可以顯著簡化時序收斂。在采用上述代碼并且假定系統時鐘為100MHz時，則只需四行代碼就可以輕松完成時序約束文件，如下所示：

NET sys_clk_bufg TNM_NET =
sys_clk_bufg;
TIMESPEC TS_sys_clk_bufg = PERIOD
sys_clk_bufg 10 ns HIGH 50%;
OFFSET = IN 6 ns BEFORE sys_clk;
OFFSET = OUT 6 ns AFTER sys_clk;

請注意：賽靈思FPGA中I/O注冊邏輯的建立與保持時間具有很高的固定性，在一個封裝中切勿有太大更改。但是，我們仍然采用它們，主要用作可確保設計符合其系統參數的驗證步驟。

三步簡單操作

僅需遵循以下三步簡單操作，設計人員即可輕松實施可靠的代碼。

? 切勿讓綜合工具猜測您的預期。采用賽靈思原語對所有 I/O 引腳和關鍵邏輯進行明確定義。確保定義 I/O 引腳的電氣特性；
? 確保邏輯 100% 同步，并且讓所有邏輯參考主時鐘域；
? 應用時序約束確保時序收斂。

只要遵循上述三個步驟，您就能夠消除綜合與時序導致的差異。掃除這兩個主要障礙會讓您獲得具有100%可靠性的代碼。