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　　該IP核驗證平臺采用ALTERA Cyclone系列FPGA，型號為EP1C12Q240C8，提供超過30萬門系統(tǒng)資源和240k bit的內(nèi)部高速FIFO， 以及內(nèi)部兩個高速PLL，可以合成10M到200M的系統(tǒng)核心時鐘， 還提供36對高速LVDS差分接口，大規(guī)模應(yīng)用經(jīng)過QUARTUS設(shè)計工具優(yōu)化后可以達到超過100MHz的系統(tǒng)工作頻率，滿足絕大多數(shù)用戶的應(yīng)用，性價比很高。

　　IP核驗證平臺采用6層板PCB設(shè)計，使用獨立的外部時鐘同步芯片，可以為PCI及其它接口提供穩(wěn)定的零延遲時鐘系統(tǒng)電路，滿足PCI總線的時鐘要求，使驗證平臺高速，穩(wěn)定，可靠的工作。

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　　S1500硬件驗證板照片

　　以下為IP核驗證平臺提供的IP核的詳細說明：

　　功能0 PCI 橋設(shè)備

　　完全VHDL、VERILOG源代碼設(shè)計提供，無時間限制;

　　支持PCI總線橋規(guī)范1.1協(xié)議;

　　支持PCI總線規(guī)范2.3協(xié)議;

　　即插即用，無需驅(qū)動，標準PCI橋功能;

　　支持PCI配置方式0，配置方式1;

　　支持PCI配置空間，IO空間，內(nèi)存空間訪問;

　　支持PCI VGA設(shè)備和ISA橋功能;

　　支持PCI中斷和4個BUSMASTER(DMA)設(shè)備;

　　支持PCI 延遲傳送，RETRY重入功能;

　　內(nèi)部PCI讀寫FIFO各為512字節(jié)，4個PCI讀寫請求隊列;

　　內(nèi)部集成旋轉(zhuǎn)優(yōu)先級仲裁結(jié)構(gòu)，公平的PCI主設(shè)備優(yōu)先級設(shè)置;

　　PCI突發(fā)方式，133M字節(jié)/秒數(shù)據(jù)峰值傳送;

　　功能1，2 16C950高速串口IP核設(shè)計

　　完全VHDL源代碼設(shè)計，標準接口模塊化設(shè)計，可以移植到非