近日，北極雄芯宣布自主研發(fā)的首個基于國內(nèi)《芯粒互聯(lián)接口標準》的Chiplet互聯(lián)接口PBLink回片測試成功。PBLink接口具備低成本、低延時、高帶寬、高可靠、符合國產(chǎn)接口標準、兼容封裝內(nèi)外互連、注重國產(chǎn)自主可控等特點。

接口采用12nm工藝制造，每個D2D單元為8通道設計，合計提供高達256Gb/s的傳輸帶寬，可采用更少的封裝互連線以降低對封裝的要求，最少僅需要3層基板進行2D互連；基于專門優(yōu)化的精簡協(xié)議層和物理層，可實現(xiàn)ns級別的端到端延遲，各項指標符合《芯粒互聯(lián)接口標準》要求及設計預期；此外，PB Link可靈活支持封裝內(nèi)Chiplet – Chiplet互聯(lián)以及10-15cm的封裝外板級Chip – Chip互聯(lián)，靈活適配各類下游應用場景需求。公司率先推出的是基于傳統(tǒng)封裝（153μm Standard Package）的芯粒解決方案，并預計在2024~2025年推出針對超高性能場景的高密度互連版本（55μm InFO Package）。

圖1 ?北極雄芯256Gb/s帶寬的

D2D測試片回片測試成功

北極雄芯專注于為客戶提供基于Chiplet的定制化高性能計算解決方案，公司于2023年初發(fā)布了國內(nèi)首款基于Chiplet異構集成的人工智能計算芯片“啟明930”，并持續(xù)投入各類通用型HUB Chiplet，功能型Chiplet以及高速芯粒互聯(lián)接口的研發(fā)。本次回片測試成功的PBLink將用于公司下一代核心HUB Chiplet以及部分功能型Chiplet上，預計于2024年內(nèi)實現(xiàn)整體量產(chǎn)。

Chiplet（芯粒技術） – 后摩爾時代的行業(yè)演進方向

過去半個世紀，摩爾定律下的工藝進步在不斷推動半導體產(chǎn)業(yè)的發(fā)展，促使電路頻率以及晶體管密度不斷提升，芯片的性能密度不斷增加。而近年來，隨著工藝迭代逐漸進入瓶頸期，集成電路的發(fā)展進入“后摩爾時代”，單位面積硅片下晶體管集成密度無法進一步壓縮，而通過增加單芯片面積來提升性能又面臨顯著的“面積墻”以及一系列的良率、成本等問題。從全球半導體產(chǎn)業(yè)發(fā)展趨勢來看，5nm及以下更先進工藝的投入產(chǎn)出比在商業(yè)可行性上面臨諸多挑戰(zhàn)，而在當前國際形勢和自主可控的供應鏈邊界能力下，國內(nèi)半導體產(chǎn)業(yè)甚至在12nm工藝節(jié)點即須直面芯片性能如何進一步提升的問題。

在摩爾定律逐步失效的背景下下，Chiplet（芯粒技術）逐步成為行業(yè)共識的演進方向。通過將多芯片在封裝內(nèi)互聯(lián)的方式實現(xiàn)性能擴展或系統(tǒng)級的功能的集成，不但可有效解決大面積芯片面臨的良率低、量產(chǎn)成本高等問題，亦可面向不同場景需求提供靈活的組合。近年來，海內(nèi)外知名半導體企業(yè)均基于自身產(chǎn)品場景需求，采用不同的Chiplet集成方式推出了新一代芯片，例如基于2塊或多塊相同芯片進行高性能合封的AMD Zen1、Apple M1/2 Ultra、Intel Sapphire Rapids，或基于異構模塊集成的AMD Zen4、AMD MI300、Intel Ponte Vecchio、華為昇騰等。

芯粒互聯(lián)接口（D2D） – Chiplet集成的關鍵技術

Chiplet集成能夠極大程度上優(yōu)化高性能計算芯片的商業(yè)落地可行性，但從技術層面而言，每顆被集成的小芯粒在互聯(lián)后依然能夠達到系統(tǒng)級整體性能要求至關重要，因此在不同場景需求下采用的芯粒互聯(lián)接口技術（D2D）與Chiplet集成后整體性能密切相關，最終旨在通過封裝內(nèi)的芯粒互聯(lián)實現(xiàn)“像片上互連一樣”的效果，并同時兼顧低成本、低延時、高帶寬、高可靠性的需求。

在實際應用領域中，不同場景的數(shù)據(jù)傳輸特點帶來對所采用接口技術及封裝技術的較大需求差異。例如CPU等通用計算場景中，數(shù)據(jù)傳輸具有隨機性高、數(shù)據(jù)流結構差異大、緩存一致性要求高等特點，因此在CPU Chiplet集成中往往極為重視對延遲等指標的優(yōu)化，采用并口傳輸方案，大規(guī)模走線較為依賴先進封裝技術的配套支持。在GPGPU等面向服務器領域的通用并行計算場景中，數(shù)據(jù)傳輸具有單次量大、數(shù)據(jù)流結構可預知性高、可提前搬運預載等特點，因此在Chiplet集成中需要重點對帶寬等指標進行優(yōu)化，可采用并口或串口方案，對先進封裝亦有較高的依賴。而在特定AI加速場景中，又需綜合考慮成本敏感度、作業(yè)環(huán)境等各方面要求，采用不同的接口技術及封裝方案以滿足終端用戶的差異化的需求：如以智能駕駛領域為例，先進封裝方案往往并不滿足車規(guī)要求，而且量產(chǎn)成本也較高，在采用Chiplet異構集成時往往需考慮在成熟封裝方案基礎上反過來優(yōu)化相應的D2D技術。

綜上而言，芯粒互聯(lián)接口的技術路線與其所應用的場景技術需求、成本敏感度、封裝供應鏈完備程度等密切相關，短期內(nèi)在高性能計算領域很難有統(tǒng)一的接口標準滿足各類產(chǎn)品在技術及商業(yè)上的需求，設計公司往往需要根據(jù)不同場景的差異化需求開發(fā)不同的D2D接口方案，例如Apple用于M1/M2 Ultra的UltraFusion技術、NVIDIA的NVLink技術等均為根據(jù)自身產(chǎn)品使用場景優(yōu)化的D2D接口方案。

《芯粒互聯(lián)接口標準》（ACC） – 基于國產(chǎn)供應鏈優(yōu)化的互聯(lián)標準

在當前國際形勢下，國內(nèi)半導體產(chǎn)業(yè)在高性能計算領域的產(chǎn)業(yè)化落地除了考慮不同場景技術層面的需求外，量產(chǎn)供應鏈的穩(wěn)定保障亦至關重要。海外高端高性能計算芯片往往能夠得到先進封裝產(chǎn)業(yè)鏈的支持（如Intel EMIB技術、TSMC CoWoS技術等），國內(nèi)封裝產(chǎn)業(yè)在2.5D先進封裝技術等方面亦取得了一定成果，但作為關鍵材料的ABF基板尚需依賴海外供應鏈，國內(nèi)基板層數(shù)方面相對落后，在系統(tǒng)級較為重視的連接密度、線寬線距、通孔過孔盲孔工藝和毛刺控制方面與一線國際水平相比還有差距。

如何在現(xiàn)有相對落后的制造工藝、尚在發(fā)展中的先進封裝技術以及相關核心材料供應鏈的基礎上，做出滿足性能預期且成本可控的產(chǎn)品，使得Chiplet真正具有商業(yè)可行性？

基于上述目標，并立足于國內(nèi)供應鏈成熟程度的現(xiàn)狀，2023年2月，中國Chiplet產(chǎn)業(yè)聯(lián)盟聯(lián)合國內(nèi)系統(tǒng)、IP、封裝廠商一起，制定了《芯粒互聯(lián)接口標準》ACC1.0及《車規(guī)級芯粒互聯(lián)接口標準》ACC_RV 1.0。

該接口標準已經(jīng)走上國際舞臺進行推廣。北極雄芯創(chuàng)始人馬愷聲教授在2023年6月的第50屆計算機架構頂級會議ISCA中，受邀參加第三屆“高性能芯粒和互連架構國際研討會HiPChips”，對Chiplet ACC接口進行宣講。北極雄芯D2D接口對ACC的適配，促進了Chiplet生態(tài)共建，為日后生態(tài)伙伴的Chiplet單元互連奠定關鍵基礎，并可廣泛用于諸如服務器、汽車計算等關鍵領域。

該標準為高速串口標準，著重基于國內(nèi)封裝及基板供應鏈進行優(yōu)化，以成本可控及商業(yè)合理性為核心導向。由于總帶寬 = 數(shù)據(jù)線數(shù) × 線速率，在一定帶寬下，通過提高線速率即可降低線數(shù)，從而降低對封裝的需求，實現(xiàn)對國產(chǎn)封裝供應鏈的兼容，為提升國產(chǎn)高性能計算芯片的自主可控度奠定了堅實的基礎。

圖5 ?《芯粒互聯(lián)接口標準》（ACC）的特點

從技術層面，ACC標準作為高速串口標準，適用于固定的、可提前預知的數(shù)據(jù)流結構多Die封裝。若可提前預知數(shù)據(jù)流結構，便可以提前進行數(shù)據(jù)搬運。數(shù)據(jù)對帶寬敏感，對延遲敏感的要求，可通過數(shù)據(jù)預讀取、編譯進行優(yōu)化。從應用領域來看，ACC標準更加適用于各類異構計算場景，如各類AI加速產(chǎn)品、GPU、FPGA、多核CPU Die內(nèi)已經(jīng)互聯(lián)后與其他異構模塊交互等。

北極雄芯 – 基于Chiplet的定制化高性能計算解決方案提供商

北極雄芯旨在為廣大高性能計算場景提供基于Chiplet集成的定制化高性能計算解決方案。在當前國際形勢及行業(yè)發(fā)展趨勢下，基于國內(nèi)具備商業(yè)化落地的可行性出發(fā)，兼顧場景需求、成本敏感度、國產(chǎn)供應鏈等各方面的因素，專注于面向自主可控性高的Chiplet技術及產(chǎn)品，關注在14/12nm工藝節(jié)點以及國產(chǎn)封裝供應鏈下的可實現(xiàn)性。

公司在Chiplet領域深耕多年，已經(jīng)率先發(fā)布了“啟明930”— 國內(nèi)首個基于Chiplet異構集成人工智能芯片的驗證，并向若干下游客戶交付了首個隱私安全計算芯粒產(chǎn)品。本次PBLink回片測試成功標志著公司基于國產(chǎn)供應鏈自主研發(fā)的芯粒高速互聯(lián)接口已經(jīng)在業(yè)內(nèi)率先實現(xiàn)工藝驗證，目前公司正投入研發(fā)下一代核心通用型HUB Chiplet以及適用于若干下游場景的功能型芯粒，搭載PBLink的首套量產(chǎn)級別Chiplet方案即將在2024年正式推向市場。

編輯：黃飛

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