本SoC系統(tǒng)中設(shè)計的EMFI接口模塊可以連接4個外部存儲空間CE0~CE3。通過ISE工具使用Xilinx Virtex6芯片的FPGA IP core例化4個寬度為32位、深度為64位的SRAM,并且將它們連接到CE0～CE3空間接口上。在CCS中，初始化CE0~CE3空間接口，對各空間前16個地址寫數(shù)據(jù)，之后對這些地址進(jìn)行讀操作。執(zhí)行單步調(diào)試命令，可以成功讀取CE0～CE3空間地址里面寫入的數(shù)據(jù)。DSP核指令代碼，首先配置全局控制寄存器，選擇DSP提供的系統(tǒng)時鐘，指令代碼寫全局控制寄存器：
*（int*）0x4000a000 = 0x00000000

配置CE0~CE3時鐘寄存器和空間寄存器:
*（int*)0x4000a004=0x00000004；*（int*)0x4000a008=0x00000006；
*（int*)0x4000a00C=0x00000008；*（int*)0x4000a010=0x0000000a；
*（int*)0x4000a014=0xffffffe6；*（int*)0x4000a018=0x1091c226；
*（int*)0x4000a01c=0x30d5c846；*（int*)0x4000a020=0x2251c736；

對各空間前16個地址寫數(shù)據(jù)，之后對這些地址進(jìn)行讀操作的DSP核指令代碼：
for(i=0；i<16；i++){
*（int*）（0xC0060000+4*i) = (0x00000600+i）；
*（int*）（0xD0060000+4*i) = (0x00000700+i）；
*（int*）（0xE0060000+4*i) = (0x00000800+i）；
*（int*）（0xF0060000+4*i) = (0x00000900+i）；
}
for(i=0；i<16；i++)
{
temp_data = *(int*)(0xC0060000+4*i)；
temp_data = *(int*)(0xD0060000+4*i)；
temp_data = *(int*)(0xE0060000+4*i)；
temp_data = *(int*)(0xF0060000+4*i)；
}

運(yùn)行DSP核指令代碼，觀察CE0~CE3寄存器的值，能夠成功進(jìn)行讀寫,驗證了EMIF的正確性。

3.3事件捕獲、看門狗等功能模塊的驗證
通過DSP操作控制看門狗邏輯模塊寄存器，看門狗能夠正確運(yùn)行，并能夠正確影響復(fù)位模塊以驗證看門狗IP模塊。通過DSP正確操作CPI等寄存器，使CPI模塊產(chǎn)生中斷并發(fā)送至DSP，DSP能夠正確響應(yīng)中斷信號進(jìn)行及時處理。為了方便驗證CPI功能，此SoC驗證CPI模塊把PWM產(chǎn)生波輸入到CPI模塊，配置CPI捕獲模式，當(dāng)CPI模塊輸入有變化時，進(jìn)行捕獲產(chǎn)生中斷。當(dāng)發(fā)生中斷時，CPI_INT為高電平，當(dāng)DSP處理后會變?yōu)榈碗娖叫盘?。驗證方法原理如圖4所示。

圖4 驗證CPI模塊原理框圖

在Chipscope中正確設(shè)置觸發(fā)條件并通過FPGA編程器及JTAG傳送到PC主機(jī)，可觀察其邏輯波形的正確性。CPI中斷事件圖略——編者注，可以看出，CPI_INT6從高電平到低電平的轉(zhuǎn)換，可說明DSP對CPI中斷事件進(jìn)行了處理，并正確響應(yīng)外部中斷?？沈炞C正確設(shè)置CCS配置IP模塊寄存器后，IP硬件模塊能夠正常運(yùn)行。

3.4 PWM、SPI、CAN、UART等外設(shè)模塊
通過控制內(nèi)部寄存器，能夠產(chǎn)生正確的PWM波，分別在示波器及Chipscope上對一些信號進(jìn)行采集及觀測分析，驗證其正確性，驗證方法和驗證CPI、EMIF相同。測試驗證結(jié)果表明其功能正確。其中結(jié)合示波器測試PWM波，驗證PWM設(shè)計的正確性，另外還使用相同方法驗證SPI、CAN、UART等各IP功能的正確性。

結(jié)語

本文以一個DSP處理器控制的SoC芯片的開發(fā)與驗證項目為例，介紹了關(guān)于FPGA的軟硬件協(xié)同驗證方法及過程，搭建FPGA驗證硬件平臺及軟件平臺環(huán)境， 并通過軟硬件協(xié)同驗證， 在線驗證調(diào)試SoC系統(tǒng)中邏輯及功能設(shè)計, 并對每個功能模塊進(jìn)行了驗證分析。通過CCS輸入控制DSP程序進(jìn)而控制SoC系統(tǒng)及內(nèi)部IP模塊，具有可觀測性及實時性，實驗結(jié)果表明，通過FPGA軟硬件協(xié)同驗證系統(tǒng)可以對目標(biāo)SoC芯片進(jìn)行功能驗證及性能評估，縮短了基于SoC芯片的應(yīng)用系統(tǒng)的開發(fā)時間，提高了流片成功率，整個驗證平臺及方法具有較高的可靠性。