隨著電路規模不斷擴大，以及競爭帶來的上市時間的壓力，越來越多的電路設計者開始利用設計良好的、經反復驗證的電路功能模塊來加快設計進程。這些電路功能模塊被稱為IP（IntellectualProperty）核。IP核由相應領域的專業人員設計，并經反復驗證。IP核的擁有者可通過出售IP獲取利潤。利用IP核，設計者只需做很少設計就可實現所需系統。基于IP核的模塊化設計可縮短設計周期，提高設計質量。現場可編程門陣列FPGA具有可編程特性，用戶根據特定的應用定制電路結構，因此其處理速度大大超過通用處理器。與ASIC相比，FPGA的缺點是在提供靈活的可編程同時，則以芯片的面積、功耗和速度做為代價。

　　近年來，單個FPGA實現電路規模不斷擴大，設計者可以在單個FPGA上實現一個完整的系統（SystemonPro—grammablbChip，簡稱SoPC）。IP核的出現為SoPC的設計提供極大便利，利用IP核，設計者通過模塊化設計。輕松快速地實現系統復雜的功能。

　　當設計者從第三方購買IP，需要一定的保護機制防止設計者在非授權IP核使用，以保護IP核所有者的利益。同時，對于設計者完成的設計，也需要相應的保護機制防止設計被非法復制、竊取或篡改。為此，提出一種結合電子設計自動化（ElectronicDesignAutomation，簡稱EDA）軟件和FPGA的IP核保護機制。通過在EDA工具中加入保護機制防止設計者非授權使用IP核，在FPGA中加入保護機制防止設計被非法復制、竊取或篡改。

　　2 EDA軟件中實現IP保護

　　FPGA的設計開發流程主要包括行為綜合、邏輯綜合、技術映射和布局布線。一般情況，設計者使用硬件描述語言（如VHDL，Velilog）描述電路，然后由EDA軟件對其處理。

　　在EDA軟件處理流程中，行為綜合把算法級或寄存器傳輸級（RegisterTransferLevel，簡稱RTL）的電路描述轉換為門級的網表，邏輯綜合優化門級網表，技術映射是將優化后的網表映射為FPGA中的具體實現（查找表），布局布線工具則按照一定的評價標準來確定最終的電路單元在FPGA中的位置，并利用連線資源實現電路單元間的連接。

　　如果設計者利用第三方提供的IP核實現所需的設計，為了避免設計者竊取IP核后，對其修改，并將其據為已有，需要有相應的安全機制來保護第三方設計的IP核。

　　在EDA軟件的處理流程中，EDA軟件必須能夠正確解析設計，才能完成處理，因此設計本身對于EDA軟件是公開的。這里假定EDA軟件是可信的。具有IP核保護機制的EDA流程如圖l所示。第三方設計的IP核要先向EDA軟件的開發用戶購買RTL級的IP核后，第三方將該IP核先用EDA開發商的公開密鑰對該IP核加密，再用設計者提供的公開密鑰加密。這樣，設計者雖然得到了第三方的IP核，但是并不知道EDA軟件開發商的私鑰，因此設計者無法知道該IP核中RTL級的描述。

　　設計者可將購買的IP核看作功能已知的黑盒子，在利用黑盒子和其他的電路模塊完成電路描述之后，設計者將設計導入EDA工具。EDA工具分別利用設計者輸入的密鑰和EDA開發商的密鑰對加密的IP核進行兩次解密，從而得到整個設計完整的RTL表示。然后，EDA工具可以對設計進行行為綜合、邏輯綜合和技術映射，最后生成技術映射后的網表。假定用于綜合和技術映射的工具是由某個EDA開發商提供，而FPGA布局布線工具是另外的EDA開發商，例如由FPGA的生產商提供。

　　在將優化后的門級網表寫入文件之前，該EDA工具先用自己的私鑰對網表進行加密處理，再用布局布線工具提供商的公鑰對網表進行加密處理。這樣設計者還是無法查看到綜合和技術映射后的網表，從而防止了設計者用逆向工程的方法來竊取IP核。

　　布局布線工具先用自己的私鑰對加密的網表進行一次解密，再用前端的EDA工具開發商的公鑰進行第二次解密，從而得到解密后的網表。利用該網表，布局布線工具可以完成設計在芯片上的布局布線，最終生成用于FPGA配置的bit-stream文件。