本文詳細(xì)介紹了數(shù)字秒表的設(shè)計(jì)指標(biāo)，設(shè)計(jì)思路，設(shè)計(jì)方案，系統(tǒng)電路設(shè)計(jì)，系統(tǒng)單元模塊設(shè)計(jì)，系統(tǒng)硬件實(shí)現(xiàn)與測(cè)試的結(jié)果。

　　科技高度發(fā)展的今天， 集成電路和計(jì)算機(jī)應(yīng)用得到了高速發(fā)展。尤其是計(jì)算機(jī)應(yīng)用的發(fā)展。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。大多數(shù)電子產(chǎn)品多是由計(jì)算機(jī)電路組成，如：手機(jī)、mp3等。而且將來(lái)的不久他們的身影將會(huì)更頻繁的出現(xiàn)在我們身邊。各種家用電器多會(huì)實(shí)現(xiàn)微電腦技術(shù)。電腦各部分在工作時(shí)多是一時(shí)間為基準(zhǔn)的。本文就是基于計(jì)算機(jī)電路的時(shí)鐘脈沖信號(hào)、狀態(tài)控制等原理設(shè)計(jì)出的數(shù)字秒表。秒表在很多領(lǐng)域充當(dāng)一個(gè)重要的角色。在各種比賽中對(duì)秒表的精確度要求很高，尤其是一些科學(xué)實(shí)驗(yàn)。他們對(duì)時(shí)間精確度達(dá)到了幾納秒級(jí)別。

　　本項(xiàng)目的任務(wù)是掌握使用VHDL語(yǔ)言的設(shè)計(jì)思想；熟悉ise 軟件的使用；了解XILINX 學(xué)生EDA實(shí)驗(yàn)板。了解 EDA 技術(shù)，對(duì)計(jì)算機(jī)系統(tǒng)中時(shí)鐘控制系統(tǒng)進(jìn)一步了解，掌握狀態(tài)機(jī)工作原理，同時(shí)了解計(jì)算機(jī)時(shí)鐘脈沖是怎么產(chǎn)生和工作的。在掌握所學(xué)的計(jì)算機(jī)組成與結(jié)構(gòu)課程理論知識(shí)時(shí)。通過(guò)對(duì)數(shù)字秒表的設(shè)計(jì)， 進(jìn)行理論與實(shí)際的結(jié)合，提高與計(jì)算機(jī)有關(guān)設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的能力。通過(guò)課程設(shè)計(jì)深入理解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)， 達(dá)到課程設(shè)計(jì)的目標(biāo)。

　　VHDL 的設(shè)計(jì)流程主要包括以下幾個(gè)步驟：

　　1. 文本編輯：用任何文本編輯器都可以進(jìn)行， 也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd 文件

　　2. 功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。

　　3. 邏輯綜合： 將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合， 即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式。邏輯綜合軟件會(huì)生成.edf 或.edif 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。

　　4. 布局布線：將.edf 文件調(diào)入PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)分秒0.01 秒計(jì)好的邏輯安放PLD/FPGA 內(nèi)。

　　5. 時(shí)序仿真： 需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真） 通常以上過(guò)程可以都在 PLD/FPGA 廠家提供的開(kāi)發(fā)工具。

　　6. 器件編程。