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本篇咱們接著介紹I/O邏輯資源，先貼上兩張圖。圖1為HPBANK的I/O模塊，圖2為HRBANK的I/O模塊，兩者區別在于后者無ODELAYE模塊。
I/O邏輯資源主要包含5部分：
1， ILOGIC
ILOGIC即輸入信號處理邏輯，緊挨著IOB，外界的輸入信號最先經過的就是ILOGIC。ILOGIC是由許多的數據選擇器和一個IDDR（input
Double data rate）觸發器構成。該觸發器既可以雙沿捕獲輸入數據也可以拆分成普通單沿觸發器。在HP BANK中，ILOGIC被稱為ILOGICE2，在HR BANK中，ILOGIC被稱為ILOGICE3。圖3給出了ILOGICE3的示意圖：
2， IDELAY
IDELAY被稱為信號延遲模塊，它的作用就是把信號延遲一段時間。對于一些需要對齊的輸入信號來說，這至關重要。在7系列FPGA中，它被稱為IDELAYE2。IDELAYE2可以將信號延遲0~31節，在這區間任意可調，并且每節的延遲精度約為78ps（1/（32×2×FREF），FREF為IDELAYCTRL的參考時鐘）。
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