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在fpga工程中加入時序約束的目的：
1、給quartusii 提出時序要求；
2、quartusii 在布局布線時會盡量優(yōu)先去滿足給出的時序要求；
3、STA靜態(tài)時序分析工具根據(jù)你提出的約束去判斷時序是否滿足的標(biāo)準(zhǔn)。
舉個形象的比喻：就好比我要讓代工廠（類比quartus ii）給我加工一批零件，要求長寬高為10x10x10cm，誤差不超過1mm（類比時序約束條件）。代工廠按要求（即約束條件）開始進(jìn)行生產(chǎn)加工，工廠為了不返工，肯定會盡量生產(chǎn)出達(dá)到我要求的零件。當(dāng)加工完成后，質(zhì)檢員（類比STA靜態(tài)時序分析工具）按我給出的要求進(jìn)行檢驗看是否滿足要求。要是工廠想盡了各種辦法也不能達(dá)到我給出的要求，那么就是我給出的要求太高了（即時序約束中的過約束），要是我給出的要求太低（比如說加工成方形就行，而沒有指出長寬高），那么工廠很容易就生產(chǎn)出來了，但這并不是我想要的，這是由于我給出的約束太松 即相當(dāng)于時序里的 欠約束。
quartus ii里的靜態(tài)時序分析（STA）：是套用特定的時序模型，針對特定電路分析其是否違反設(shè)計者給定的時序限制。說白了就是檢查fpga內(nèi)部所有寄存器的建立時間保持時間是否滿足spec給定的要求。
1、Data Arrival Time 數(shù)據(jù)到達(dá)目的寄存器REG2時間
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