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本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA的零基礎(chǔ)入門(mén)教程免費(fèi)下載。
1、Verilog 語(yǔ)法
沒(méi)錯(cuò)，我們就是拿C 語(yǔ)言照貓畫(huà)虎，下面是一個(gè)“老虎”的模型。我們一個(gè)個(gè)看他跟“貓”不一樣的地方
模塊定義跟C 語(yǔ)言的函數(shù)很相似吧
1、模塊必須使用“module” 關(guān)鍵字，他也沒(méi)有返回值。
2、模塊沒(méi)有beginmodule ，只有endmodule
3、模塊對(duì)外接口有input ， output ，inout ，但為了入門(mén)著想，只談input 和output
模塊內(nèi)部還有個(gè)中間變量耶，是不是看見(jiàn)了tmp 就有很熟悉的感覺(jué)了。沒(méi)錯(cuò)，他就是中間“變量”，在硬件上他就是一根導(dǎo)線(xiàn)， wire 望文生義即可。看見(jiàn)了 “=就”應(yīng)該猜到這是賦值語(yǔ)句了，沒(méi)錯(cuò)，但 Verilog 的語(yǔ)法要求前面必須有個(gè)苦 B 的
assign 關(guān)鍵字
至于“&” 和“~” 這2 個(gè)運(yùn)算符號(hào)，就不講了吧， C 語(yǔ)法搞不清的兄弟，對(duì)不住了有人會(huì)說(shuō)，你這“變量”到底是int 還是long 還是flot 抑或double 呢？好了，咱繼續(xù)照貓畫(huà)虎，不過(guò)老虎畢竟跟貓是不一樣的，比如老虎會(huì)虎嘯，貓只會(huì)喵喵。
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