高速ADC時鐘抖動的影響的了解

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資料介紹

　　了解高速ADC 時鐘抖動的影響將高速信號數字化到高分辨率要求仔細選擇一個時鐘，不會妥協模數轉換器的采樣性能（ADC）。

　　在這篇文章中，我們希望給讀者一個更好的了解時鐘抖動及其影響高速模數轉換器的性能。作為一個例子，我們將突出最新的高性能ADC的線性技術，16位，160mspsltc2209。該ADC具有信號噪聲比（SNR）77.4db與100dB SFDR的，整個的基帶區。像大多數高速ADC的今天市場上的ltc2209采用采樣保持（S / H）基本上需要ADC輸入的快照的電路在一瞬間。當S和H開關關閉，ADC輸入端的網絡連接到采樣電容。在開關打開的瞬間一個半時鐘周期后，電容器上的電壓被記錄并舉行。變化的時間開關打開稱為光圈不確定，或抖動，并會導致誤差電壓成正比的抖動和輸入信號擺幅率。換言之，輸入頻率越大振幅越大，你就越容易抖動時鐘源。圖1演示了這種關系擺率成比例抖動。

　　描述時鐘為“低抖動”已成為幾乎無意義的。這是因為它意味著不同的事情對不同利益集團。對于可編程邏輯供應商30ps甚至50ps是低抖動。高性能的ADC需要一個時鐘1ps視《《輸入頻率上。更確切地說，光譜功率采樣信號的分布是決定因素，相對于簡單的最高頻率分量除非頻譜上端的滿刻度信號預計。對于一個簡單的例子，一個統一的樂隊從DC到1MHz，功率為6dB不敏感比單音，或一個窄頻帶，與在1MHz等效功率。有各種各樣的貢獻，在任何情況下抖動，振蕩器擴展到任何分頻器，時鐘緩沖器和由于耦合而產生的任何噪聲的影響，除了內部光圈抖動的ADC本身。

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