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本文主要討論采樣時(shí)鐘抖動(dòng)對(duì) ADC 信噪比性能的影響以及低抖動(dòng)采樣時(shí)鐘電路的設(shè)計(jì)。
ADC 是現(xiàn)代數(shù)字解調(diào)器和軟件無(wú)線電接收機(jī)中連接模擬信號(hào)處理部分和數(shù)字信號(hào)處理部分的橋梁，其性能在很大程度上決定了接收機(jī)的整體性能。在A/D 轉(zhuǎn)換過(guò)程中引入的噪聲來(lái)源較多，主要包括熱噪聲、ADC 電源的紋波、參考電平的紋波、采樣時(shí)鐘抖動(dòng)引起的相位噪聲以及量化錯(cuò)誤引起的噪聲等。除由量化錯(cuò)誤引入的噪聲不可避免外，可以采取許多措施以減小到達(dá) ADC 前的噪聲功率，如采用噪聲性能較好的放大器、合理的電路布局、合理設(shè)計(jì)采樣時(shí)鐘產(chǎn)生電路、合理設(shè)計(jì) ADC 的供電以及采用退耦電容等。本文主要討論采樣時(shí)鐘抖動(dòng)對(duì) ADC 信噪比性能的影響以及低抖動(dòng)采樣時(shí)鐘電路的設(shè)計(jì)。
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