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如何使用HLS加速FPGA上的FIR濾波器

2023-06-14 | zip | 0.00 MB | 次下載 | 2積分

資料介紹

描述

介紹

借助Vitis 高層次綜合 (HLS) FPGA 的一般開(kāi)發(fā)時(shí)間可以大大縮短。

在此項(xiàng)目中,將展示如何使用 HLS 加速 FPGA 上的 FIR 濾波器

在之前關(guān)于使用 HLS 運(yùn)行簡(jiǎn)單神經(jīng)網(wǎng)絡(luò)博客文章中,展示了使用 Pynq 的 KV260 的設(shè)置過(guò)程。

所有數(shù)據(jù)和預(yù)建硬件都在隨附的GitHub 存儲(chǔ)庫(kù)中

基礎(chǔ)知識(shí)

數(shù)字信號(hào)處理中,有限脈沖響應(yīng) (FIR) 濾波器對(duì)任何給定的有限輸入信號(hào)都有有限響應(yīng)。FIR 濾波器由抽頭延遲線構(gòu)成,用于將輸入信號(hào)延遲給定數(shù)量的抽頭 ( N )。z^{-1} 是Z 變換的延遲運(yùn)算符

poYBAGSBnt6AbhiKAAFxUaY5Mak299.png
?

濾波器系數(shù)可以排列在脈沖響應(yīng)向量中。

poYBAGSBnuKAOrroAAAo98CyIU4885.png
?

輸出信號(hào)可以用

pYYBAGSBnuaAAfTYAABZnkpnvqo781.png
?

或短

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?

這與輸入信號(hào)與脈沖響應(yīng)的卷積相同

poYBAGSBnuyAKmN9AAAvtzdsnmQ478.png
?

對(duì)于濾波器設(shè)計(jì),使用了關(guān)于使用 python 進(jìn)行低通 FIR 濾波器設(shè)計(jì)的 Scipy Cookbook

過(guò)濾器設(shè)計(jì)有具有以下特性的凱撒窗:

  • 10 Hz 的截止頻率 ( f_c )
  • 5 Hz 的過(guò)渡寬度 ( Δf )
  • 60 dB 的阻帶紋波 (A_stop)
pYYBAGSBnu-ADkKKAAGtrbvj93c981.png
帶 Kaiser 窗口的過(guò)濾器設(shè)計(jì)。自己的演講,靈感來(lái)自標(biāo)題={信號(hào)處理導(dǎo)論},出版商={Prentice Hall},作者={Orfanidis, Sophocles J.},年份={1998}
?

該食譜已針對(duì)該項(xiàng)目進(jìn)行了改編fir.py

系數(shù):

pYYBAGSBnvKABpHlAACgeNwSAks685.png
?

頻率響應(yīng):

poYBAGSBnvWAQos_AADezx7_oDY188.png
?

過(guò)濾后的信號(hào):

poYBAGSBnviAfb-EAADF1hdDvrI719.png
最后的圖顯示了原始信號(hào)(細(xì)藍(lán)線)、濾波信號(hào)(通過(guò)適當(dāng)?shù)南辔谎舆t移動(dòng)以與原始信號(hào)對(duì)齊;細(xì)紅線)和濾波信號(hào)的“好”部分(粗綠線) . “好的部分”是信號(hào)中不受初始條件影響的部分。
?

在食譜中,scipy 函數(shù)scipy.signal.lfilter()用于過(guò)濾信號(hào)。一個(gè)純的和非優(yōu)化的 python(使用 NumPy)實(shí)現(xiàn)看起來(lái)像:

pYYBAGSBnvuAL_WwAACbfvCDy7k725.png
?

高級(jí)合成

對(duì)于 HLS 部分,我們使用 74 抽頭濾波器過(guò)濾長(zhǎng)度為 1024 的信號(hào)。在沒(méi)有并行性的情況下,我們需要大約 75k 個(gè)周期來(lái)過(guò)濾信號(hào)。

HLS中的 C++ 代碼fir.cpp看起來(lái)與 Python 代碼非常相似。通過(guò)一些代碼提升技術(shù)(將i = 0時(shí)的代碼放在for 循環(huán)之外),HLS 可以流水線化最外層的循環(huán)。如果流水線循環(huán)包含更多循環(huán),它們將自動(dòng)展開(kāi)。

Python 腳本fir.py將計(jì)算出的抽頭系數(shù)寫(xiě)入 C++ 頭文件。出于調(diào)試目的,測(cè)試信號(hào)和預(yù)期響應(yīng)也寫(xiě)入fir.h頭文件中。

pYYBAGSBnv-AUL-BAAGd-ZneEC4895.png
?

在綜合后報(bào)告中,我們看到相當(dāng)大的開(kāi)銷,因?yàn)榧词寡h(huán)是流水線,它也需要 1345 個(gè)周期來(lái)過(guò)濾長(zhǎng)度為 1024 的信號(hào)。這是由于昂貴的浮點(diǎn)運(yùn)算。

poYBAGSBnwSAQP3IAAJmxfbIuis979.png
?

為避免浮點(diǎn)運(yùn)算,可以使用Vitis HLS 的定點(diǎn)包。為了不在 Python 中使用定點(diǎn)(為了與 Pynq 通信),函數(shù)的輸入和輸出仍然是 float。輸入和輸出必須進(jìn)行相應(yīng)的類型轉(zhuǎn)換。在這個(gè)項(xiàng)目中,使用了 32 位的字寬和 1 位的整數(shù)寬度。

?

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?

正如報(bào)告中所見(jiàn),開(kāi)銷幾乎消失,1058 個(gè)周期確實(shí)接近了 1024 個(gè)周期的最佳延遲。

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?

Vitis HLS 和 Vivado

與上一篇博文一樣,使用 Vitis HLS 和 Vivado 生成硬件。時(shí)鐘頻率使用100MHz,之后可以在Pynq中超頻。

Pynq

Pynq 代碼 ( fir.ipynb) 與之前的博文非常相似。系統(tǒng)可超頻至 250 MHz

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?

對(duì)于普通的 Python 實(shí)現(xiàn),已經(jīng)實(shí)現(xiàn)了 3160 倍的巨大性能提升。為了與scipy (lib) 的 lfilter()進(jìn)行比較,可以實(shí)現(xiàn) 6.7 倍的性能提升。


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