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hdl技術(shù)

前面創(chuàng)新網(wǎng)網(wǎng)友Ricky Su發(fā)了篇博文《說(shuō)說(shuō)FPGA中的黑盒子（BlackBox）》，學(xué)習(xí)了感覺(jué)很好用，最近在網(wǎng)上又找到一篇講該方面內(nèi)容的文章，感覺(jué)...

2017-02-11 標(biāo)簽：HDL NGC 1332 0

FPGA設(shè)計(jì)與DSP有何不同

FPGA側(cè)重于設(shè)計(jì)具有某個(gè)功能的硬件電路，內(nèi)部資源是VersaTiles（Actel FPGA）之類(lèi)的微小單元，F(xiàn)PGA的內(nèi)部單元初始在編程前都是使用的...

2023-03-21 標(biāo)簽：dsp fpga HDL 1325 0

Vivado HDL編寫(xiě)示例

Vivado 軟件提供了HDL編寫(xiě)中常用的示例，旨在幫助初學(xué)者更好地理解和掌握HDL編程，這里分享一下verilog代碼示例。

2023-05-16 標(biāo)簽：寄存器 HDL 鎖存器 1319 0

基于RR的多路分發(fā)調(diào)用

在SpinalHDL代碼中,StreamArbiter提供了完善的多入一出的調(diào)度機(jī)制。里面可能應(yīng)用的較多的是Round Robin調(diào)度。

2023-04-15 標(biāo)簽：HDL FIFO存儲(chǔ) 1315 0

Verilog HDL簡(jiǎn)明教程(2)

模塊是Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。

2017-02-11 標(biāo)簽：Verilog HDL 1298 0

利用同步fifo實(shí)現(xiàn)對(duì)輸入序列的檢測(cè)

今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設(shè)計(jì)崗的筆試題。

2022-09-14 標(biāo)簽：fifo Verilog HDL 1290 0

芯片設(shè)計(jì)全流程概述

使用硬件描述語(yǔ)言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來(lái)描述實(shí)現(xiàn)，也就是將實(shí)際的硬件電路功能通過(guò)HDL語(yǔ)言描述出...

2023-07-09 標(biāo)簽：機(jī)器人芯片設(shè)計(jì)仿真 1285 0

通用HDL的技術(shù)特性

各種硬件描述語(yǔ)言 (HDL) 在過(guò)去幾年中不斷增強(qiáng)，確定哪種語(yǔ)言適合哪種設(shè)計(jì)的復(fù)雜性也隨之增加。許多設(shè)計(jì)人員和組織正在考慮是否應(yīng)該從一種 HDL 切換到...

2022-11-02 標(biāo)簽：硬件 HDL 仿真控制 1276 0

ASIC數(shù)字設(shè)計(jì)：前端設(shè)計(jì)、驗(yàn)證、后端實(shí)現(xiàn)

數(shù)字系統(tǒng)設(shè)計(jì)中有三個(gè)重要的設(shè)計(jì)級(jí)別概念：行為級(jí)（Behavior Level）、寄存器傳輸級(jí)（Register Transfer Level）和門(mén)級(jí)（G...

2023-07-02 標(biāo)簽：asic Verilog HDL 1246 0

如何寫(xiě)出時(shí)序最優(yōu)的HDL代碼？如何寫(xiě)出時(shí)序裕量足夠的代碼？

你想寫(xiě)出可以跑出700M以上的代碼嗎，直逼FPGA內(nèi)部PLL的極限。

2024-03-12 標(biāo)簽：FPGA 濾波器比較器 1244 0

FPGA設(shè)計(jì)總結(jié)十五條

Verilog作為一種HDL語(yǔ)言，對(duì)系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級(jí)（system）、算法級(jí)（Algorithm）、寄存器傳輸級(jí)（R...

2023-03-06 標(biāo)簽：fpga Verilog HDL 1240 0

簡(jiǎn)談FPGA引腳信號(hào)分配的幾個(gè)原則

現(xiàn)在的FPGA正變得越來(lái)越復(fù)雜，向引腳分配信號(hào)的任務(wù)曾經(jīng)很簡(jiǎn)單，現(xiàn)在也變得相當(dāng)繁復(fù)。下面這些用于向多用途引腳指配信號(hào)的指導(dǎo)方針有助于設(shè)計(jì)師根據(jù)最多到最少...

2023-05-04 標(biāo)簽：fpga 信號(hào)HDL 1228 0

Verilog HDL之步進(jìn)電機(jī)驅(qū)動(dòng)控制

步進(jìn)電機(jī)的用途還是非常廣泛的，目前打印機(jī)，繪圖儀，機(jī)器人等等設(shè)備都以步進(jìn)電機(jī)為動(dòng)力核心。那么，下面我們就了解下什么是步進(jìn)電機(jī)，它是怎么控制的。

2023-03-17 標(biāo)簽：電動(dòng)機(jī)步進(jìn)電機(jī)Verilog 1211 0

在SpinalHDL中如何將ROM的初始化放置在RTL文件中？

在默認(rèn)情況下，SpinalHDL在生成代碼時(shí)會(huì)同時(shí)生成一個(gè)bin文件及一個(gè)RTL代碼文件。在RTL代碼中，會(huì)通過(guò)readmemb函數(shù)來(lái)載入初始化內(nèi)容

2023-04-01 標(biāo)簽：ROM HDL RTL 1210 0

Verilog HDL指定用戶定義原語(yǔ)UDP的能力

在前一章中，我們介紹了Verilog HDL提供的內(nèi)置基本門(mén)。本章講述Verilog HDL指定用戶定義原語(yǔ)U D P的能力。

2022-08-08 標(biāo)簽：Verilog HDL UDP 1207 0

HDL開(kāi)發(fā)的10大規(guī)則是什么

編寫(xiě)良好的、可移植的、可重用的 HDL 代碼，使設(shè)計(jì)能夠以所需的頻率實(shí)現(xiàn)，這絕對(duì)是一個(gè)挑戰(zhàn)。

2022-09-29 標(biāo)簽：fpga HDL 狀態(tài)機(jī) 1167 0

決策語(yǔ)句允許程序塊的執(zhí)行流程

SystemVerilog case語(yǔ)句與C switch語(yǔ)句類(lèi)似，但有重要區(qū)別。SystemVerilog不能使用break語(yǔ)句（C使用break從s...

2022-10-27 標(biāo)簽：硬件 HDL 編碼 1147 0

FPGA編程語(yǔ)言之verilog語(yǔ)法1

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilo...

2023-05-22 標(biāo)簽：元器件 Verilog HDL 1143 0

Verilog代碼封裝后門(mén)訪問(wèn)

關(guān)于仿真里的后門(mén)訪問(wèn)，之前的文章《三分鐘教會(huì)你SpinalHDL仿真中的后門(mén)讀寫(xiě)》中有做過(guò)介紹，其針對(duì)的都是針對(duì)以SpinalHDL中的代碼進(jìn)行的后門(mén)訪...

2023-07-15 標(biāo)簽：封裝仿真 Verilog 1135 0

灰度圖像均值濾波算法的HDL實(shí)現(xiàn)介紹

首先要做的是最簡(jiǎn)單的均值濾波算法。均值濾波是典型的線性濾波算法，它是指在圖像上對(duì)目標(biāo)像素給一個(gè)模板，該模板包括了其周?chē)呐R近像素（以目標(biāo)象素為中心的周?chē)?..

2023-10-16 標(biāo)簽：RAM HDL 移位寄存器 1124 0

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