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RTL在電子科學中指的是寄存器轉換級電路（Register Transfer Level）的縮寫，也叫暫存器轉移層次。

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rtl技術

ASIC物理設計流程概述

Physical design是將電路描述（circuit description）轉化成物理版圖（physical layout）的過程。

2023-05-23 標簽：RTL STD ASIC技術 1578 0

簡述Vivado中的Elaborate的作用

在Vivado的界面中，有個RTL ANALYSIS->Open Elaborated Design的選項，可能很多工程師都沒有使用過。因為大家基...

2023-05-05 標簽：RTL design Vivado 1572 0

講一講芯片設計中的verilog是什么

相信不少人都聽過verilog這個詞，今天我就想講一講我所理解的verilog是什么。

2023-12-04 標簽：寄存器芯片設計 Verilog 1567 0

FPGA原型驗證系統的時鐘門控

門控時鐘是一種在系統不需要動作時，關閉特定塊的時鐘的方法，目前很多低功耗SoC設計都將其用作節省動態功率的有效技術。

2023-04-20 標簽：SoC設計 RTL 門控時鐘 1567 0

RTL代碼明明存在于filelist指向路徑下，為何VCS編譯始終找不到？

并不是因為上述.vh代碼不存在，而是由于^M換行符的存在造成的錯誤。gvim怎么顯示^M換行符呢？這里介紹幾種方法。

2024-03-18 標簽：DoS RTL 1566 0

什么是FPGA的綜合和約束的關系？

系統Verilog RTL模型-這些模型由設計工程師編寫，代表需要在ASIC或FPGA中實現的功能行為

2023-02-09 標簽：fpga asic Verilog 1540 0

低功耗貫穿芯片設計全流程

低功耗一直是便攜式電子設備的關鍵要求，但近年來，在人工智能、5G、大數據中心、汽車等應用快速發展的推動下，對低功耗的需求已經擴散到更多的終端產品中。

2023-02-14 標簽：soc 散熱器 RTL 1533 0

基于FPGA開發板點亮LED燈

設計規劃--波形繪制--編寫代碼--代碼編譯--編寫testbench--對比波形--綁定管腳--全編譯--上板驗證

2023-05-22 標簽：led燈時序電路 RTL 1525 0

Standard cell是怎么應用到我們的后端設計中的呢？

Standard cell，標準單元，或者簡稱cell，可以說是數字芯片后端最基本的概念之一了，甚至可能沒有接觸過后端的同學也有所耳聞？

2023-12-04 標簽：晶體管門電路 RTL 1509 0

UVM環境的看門狗怎么沒看住超時了？

uvm驗證環境里一般通過objection機制來控制仿真的結束，不過在機制之外，有時還需要通過看門狗來watchdog避免仿真環境掛死，watchdog...

2023-12-04 標簽：看門狗 RTL UVM 1461 0

從RTL追蹤到Scala

　　在三天前SpinalHDL1.8.0正式上線，在這次更新中增加了Scala代碼和生成的RTL代碼之間的對照功能，也就是說我們可以在生成的RTL代碼中...

2022-12-09 標簽：RTL 代碼 scala 1460 0

如何在AMD Vivado? Design Tool中用工程模式使用DFX流程？

本文介紹了在 AMD Vivado? Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的過程中要把具體...

2024-04-17 標簽：TCL RTL Vivado 1455 0

時序邏輯的時鐘到Q傳播和建立/保持時間

數字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

2023-02-12 標簽：fpga asic RTL 1446 0

SystemC的隨機驗證過程是怎樣的？

SystemC是基于C++的系統級設計語言，兼具描述硬件電路模型和面向對象的抽象能力。

2023-08-07 標簽：芯片設計仿真器 C語言 1402 0

探討一下在UVM中典型的驗證平臺

驗證平臺顧名思義就是為了驗證而存在的。普通意義上來說，如果是IP驗證，當驗證人員拿到設計的某模塊的RTL代碼（DUT，Design Under Test...

2023-06-15 標簽：RTL UVM DUT 1394 0

RTL建模中的函數和任務討論

函數和任務可以在使用它們的模塊或接口中定義。定義可以出現在調用函數或任務的語句之前或之后完成，函數和任務也可以在包中定義，然后導入到模塊或接口中，包導入...

2022-11-09 標簽：fpga asic RTL 1394 0

使用abstrct model代替real model

“空間爆炸”大大增加了formal工具處理的復雜度，在有限的資源內，難以達到收斂。

2023-08-29 標簽：處理器存儲器計數器 1390 0

FPGA設計中經常犯的10個錯誤

本文列出了FPGA設計中常見的十個錯誤。我們收集了 FPGA 工程師在其設計中犯的 10 個最常見錯誤，并提供了解決方案的建議和替代方案。本文假定讀者已...

2023-05-31 標簽：fpga FPGA設計 RTL 1382 1

使用VHDL實現Flash讀寫控制器設計

首先拋出重點：使用Xilinx的平臺，最大的難點在于，要自己設計一個Flash讀寫控制器。

2023-08-03 標簽：fpga 控制器 FlaSh 1371 0

如何創建電源狀態表

當某個區域不工作時，可以關掉其電源以節省功耗；當性能要求不高時，也可以降低電源的電壓以節省功耗。

2023-03-26 標簽：電源控制器 RTL 1371 0

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