為什么格雷碼可以輔助解決多bit跨時鐘域的問題?？求解

單bit通過兩級同步打拍可以有效的解決亞穩態問題。

2024-03-08 標簽：二進制fifoRTL 1774 0

FPGA設計的IP和算法應用綜述

IP(Intelligent Property) 核是具有知識產權核的集成電路芯核總稱，是經過反復驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關，可...

2024-03-07 標簽：FPGA設計寄存器EDA工具 1764 0

Verilog的設計方法介紹

Verilog 的設計多采用自上而下的設計方法（top-down）。即先定義頂層模塊功能，進而分析要構成頂層模塊的必要子模塊；

2023-05-29 標簽：fpga寄存器Verilog 1753 0

利用FPGA工具設置優化FPGA HLS設計

高層次的設計可以讓設計以更簡潔的方法捕捉，從而讓錯誤更少，調試更輕松。然而，這種方法最受詬病的是對性能的犧牲。在復雜的 FPGA 設計上實現高性能，往往...

2018-12-16 標簽：fpgartl 1713 0

Verilog UDPs的語法說明

User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構建組合邏輯模型和時序邏輯模型。

2023-09-13 標簽：寄存器仿真Verilog 1710 0

如何使用display提高debug效率呢？

在verilog中雖然沒有system verilog的assertion，但是我們依舊可以使用display打印檢查各類錯誤，在RTL級的仿真中能夠快...

2023-08-27 標簽：芯片設計仿真器RTL 1695 0

Formal Verify形式驗證的流程概述

Formal Verify，即形式驗證，主要思想是通過使用數學證明的方式來驗證一個修改后的設計和它原始的設計，在功能上是否等價。

2023-09-15 標簽：RTL形式驗證SPEC 1689 0

我們該如何應對SOC中越來越龐大和復雜的SDC約束？

SOC設計變得越來越復雜，成本越來越高，設計和驗證也越來越困難。

2024-03-13 標簽：EDA工具SoC設計信號完整性 1678 0

帶skew的時序計算基礎分析

組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為Tq，定義Treal = Tq + Tc，從建立時間和保持時間這兩個標準去考察Treal。

2023-12-01 標簽：RTL觸發器時序分析 1655 0

談談幾種芯片設計增加代碼復用性的方法

很多芯片在設計之初，就已經考慮如何增加代碼的復用性，盡量減少工作量，降低錯誤概率。

2023-09-12 標簽：fpga加速器芯片設計 1627 0

條件（三元）運算符

RTL建模中廣泛使用的運算符是條件運算符，也稱為三元運算符，該運算符用于在兩個表達式之間進行選擇——表5-2列出了用于表示條件運算符的重點。

2023-02-09 標簽：建模RTL運算符 1616 0

小數分頻器的設計

前面分別介紹了偶數和奇數分頻（即整數分頻），接下來本文介紹小數分頻。

2023-03-23 標簽：脈沖分頻器時鐘 1587 0

ASIC物理設計流程概述

Physical design是將電路描述（circuit description）轉化成物理版圖（physical layout）的過程。

2023-05-23 標簽：RTLSTDASIC技術 1580 0