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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫(xiě)，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

從可綜合的RTL代碼的角度聊聊interface

SystemVerilog引入了interface，這里我們從可綜合的RTL代碼的角度聊聊interface。

2023-10-12 標(biāo)簽：RTL UVM Interface 2458 0

數(shù)字IC前端設(shè)計(jì)流程及工具

以門(mén)級(jí)網(wǎng)表（Netlist）生成為分界線，之前稱為前端，之后稱為后端。

2023-06-25 標(biāo)簽：IC設(shè)計(jì)RTL DFT 2448 0

把子模塊包含網(wǎng)表的RTL代碼添加到BD中的方法分享

Vivado以IP為核心的設(shè)計(jì)理念的一個(gè)重要支撐就是IP Integrator（簡(jiǎn)稱IPI，IP集成器）。用戶可以很便捷地把VivadoIP Catal...

2023-08-24 標(biāo)簽：VHDL語(yǔ)言 RTL Vivado 2445 0

談?wù)剰?fù)位那些事

復(fù)位信號(hào)幾乎是除了時(shí)鐘信號(hào)外最常用的信號(hào)了，幾乎所有數(shù)字系統(tǒng)在上電的時(shí)候都會(huì)進(jìn)行復(fù)位，這樣才能保持設(shè)計(jì)者確定該系統(tǒng)的系統(tǒng)模式的狀態(tài)，以便于更好的進(jìn)行電子...

2023-06-02 標(biāo)簽：反相器 RTL 觸發(fā)器 2436 0

基于方法學(xué)flow來(lái)聊聊APR工具placement

眾所周知，在prePlace階段打完P(guān)ower后，需要使用APR工具把網(wǎng)表中存在的例化完的instance來(lái)全局放置在core內(nèi)，這個(gè)布局階段（pla...

2023-05-29 標(biāo)簽：寄存器 RTL apr 2417 0

Idelay對(duì)時(shí)序的補(bǔ)救

在高速信號(hào)采集的過(guò)程中，經(jīng)常會(huì)因?yàn)殡娐吩O(shè)計(jì)或者其他原因，原本設(shè)計(jì)好對(duì)應(yīng)的data_clk與data經(jīng)過(guò)線路傳輸之后在接收端時(shí)序上不能很好的對(duì)應(yīng)，這可能會(huì)...

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)RTL 串行通信 2416 0

詳細(xì)描述和解釋GOF ECO每一個(gè)步驟的實(shí)現(xiàn)方法和注意事項(xiàng)

GOF ECO不僅大大縮短了芯片ECO的Turn-around時(shí)間，還大大提升了芯片復(fù)雜邏輯ECO的成功率。

2022-11-07 標(biāo)簽：RTL DFT GUI 2415 0

verilog語(yǔ)言的可綜合性和仿真特性

綜合就是將HDL語(yǔ)言轉(zhuǎn)化成與，非，或門(mén)等等基本邏輯單元組成的門(mén)級(jí)連接。因此，可綜合語(yǔ)句就是能夠通過(guò)EDA工具自動(dòng)轉(zhuǎn)化成硬件邏輯的語(yǔ)句。

2023-06-28 標(biāo)簽：編碼器 EDA工具 RTL 2413 0

接口在Vivado Synthesis中使用時(shí)連接邏輯的用處

SystemVerilog 接口的開(kāi)發(fā)旨在讓設(shè)計(jì)中層級(jí)之間的連接變得更加輕松容易。您可以把這類接口看作是多個(gè)模塊共有的引腳集合。與必須在每個(gè)模塊上定義...

2019-03-30 標(biāo)簽：接口 rtl 2407 0

RTL設(shè)計(jì)規(guī)范有哪些？一個(gè)RTL用例設(shè)計(jì)介紹

D觸發(fā)器結(jié)構(gòu)如下圖所示，先有時(shí)鐘上升沿，然后才有D的值賦給Q，沒(méi)有上升沿Q值保持不變，時(shí)序邏輯在時(shí)鐘上升沿/下降沿后才變化

2023-08-18 標(biāo)簽：計(jì)數(shù)器 RTL D觸發(fā)器 2402 0

在RTL設(shè)計(jì)中如何做到低功耗設(shè)計(jì)

做芯片第一應(yīng)該關(guān)注的是芯片的PPA（Performance， Power， Area），本篇淺顯的部分討論，第二個(gè) P，Power功耗，在RTL設(shè)計(jì)中如...

2022-04-13 標(biāo)簽：芯片寄存器 RTL 2350 0

FPGA在線調(diào)試的方法簡(jiǎn)單總結(jié)

Xilinx被AMD收購(gòu)的事情把我震出來(lái)了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠(yuǎn)，不知道該從何講起，就說(shuō)說(shuō)FPGA的在線調(diào)試的一些簡(jiǎn)單...

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)RTL AXI總線 2342 0

FPGA原型平臺(tái)門(mén)控時(shí)鐘自動(dòng)轉(zhuǎn)換

現(xiàn)代FPGA綜合工具會(huì)自動(dòng)執(zhí)行門(mén)控時(shí)鐘轉(zhuǎn)換，而無(wú)需更改RTL代碼中的設(shè)計(jì)，然而，我們可能需要適當(dāng)?shù)厥謩?dòng)指導(dǎo)綜合工具執(zhí)行門(mén)控時(shí)鐘變換。

2023-05-23 標(biāo)簽：時(shí)鐘緩沖器 SoC設(shè)計(jì)RTL 2338 0

芯片設(shè)計(jì)里的Multi-Bit FF方法討論

在現(xiàn)代的芯片設(shè)計(jì)里邊，工程師在優(yōu)化功耗和面積上無(wú)所不有其極，這里討論的multi-bit FF 就是其中的一種方法或者稱之為一種流程。

2023-05-08 標(biāo)簽：芯片設(shè)計(jì)RTL DCT 2335 0

淺析形式驗(yàn)證的分類、發(fā)展、適用場(chǎng)景

Formal Verification：利用數(shù)學(xué)分析的方法，通過(guò)算法引擎建立模型，對(duì)待測(cè)設(shè)計(jì)的狀態(tài)空間進(jìn)行窮盡分析的驗(yàn)證。

2023-08-25 標(biāo)簽：EDA工具 RTL SVA 2331 0

介紹3個(gè)時(shí)序優(yōu)化的RTL改動(dòng)及其中Formal SEC的角色

對(duì)于這種pipe個(gè)數(shù)變化，但是端到端功能不變的修改，同樣可以使用sequential FEC來(lái)進(jìn)行等價(jià)性比對(duì)。只不過(guò)有所區(qū)別的是，需要指定比對(duì)是late...

2022-08-09 標(biāo)簽：寄存器 RTL 數(shù)字IC 2312 0

什么是功能ECO？為什么許多功能ECO解決方案無(wú)此效果？

大多數(shù)芯片設(shè)計(jì)團(tuán)隊(duì)在這一環(huán)節(jié)使用新思科技的數(shù)字設(shè)計(jì)產(chǎn)品系列，即Design Compiler或Fusion Compiler解決方案。

2022-10-19 標(biāo)簽：寄存器 RTL ECO 2309 0

Interface端口的概念介紹

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2023-04-19 標(biāo)簽：AMBA總線 Verilog RTL 2305 0

集中式的版本控制和分布式版本控制介紹

版本控制系統(tǒng)就是一種用于多人協(xié)同開(kāi)發(fā)的技術(shù)，可以管理我們對(duì)文件、目錄或工程等內(nèi)容的修改歷史，方便查看更改歷史記錄，還可以恢復(fù)以前的版本。

2022-10-14 標(biāo)簽：RTL 數(shù)字IC svn 2239 0

參數(shù)化RTL的驗(yàn)證思路

參數(shù)化的代碼需要在靈活性和復(fù)雜性之間做出平衡，而且高度參數(shù)化代碼的驗(yàn)證是一個(gè)非常具有挑戰(zhàn)性的工作。

2023-05-05 標(biāo)簽：RTL UVM SVA 2239 0

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