不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區別是多打了一拍。

2023-04-26 標簽：VerilogRTLVerilog語言 2761 0

RTL實例化的clock gating cell淺見

現在的深亞納米工藝的設計中，低功耗已經是一個日漸總要的主題了，尤其是移動市場蓬勃發展起來之后，功耗的要求越來越嚴格，據傳，在高級的手機系統開發的過程中，...

2023-07-14 標簽：控制器寄存器RTL 2750 0

直接在網表中插入RTL來快速做芯片功能ECO

我們在網表里直接插入了RTL的always語句，對wr_data_7_進行了打拍和簡單邏輯處理（新加的邏輯所需要的輸入信號都可以在原網表中找到），把處理...

2023-06-06 標簽：芯片設計RTLECO 2729 0

FSM狀態機序列檢測的方法

為valid有效信號，檢測到時輸出高，否則為低，考慮序列疊加情況，比如“1101101”，則有兩個“1101”，

2023-06-26 標簽：RTL狀態機fsm 2629 0

為什么說Vivado是基于IP的設計？

Vivado是Xilinx公司2012年推出的新一代集成開發環境，它強調系統級的設計思想及以IP為核心的設計理念，突出IP核在數字系統設計中的作用。

2023-09-17 標簽：FPGA設計寄存器C語言 2621 0

聊一聊FPGA中的IP都是怎么區分的呢？

現今的FPGA設計規模越來越龐大，功能越來越復雜，因此FPGA設計的每個部分都從頭開始著手是不切實際的。

2023-05-22 標簽：FPGA設計寄存器EDA工具 2599 0

芯片驗證需要圍繞DUT做什么？

TestBench即測試平臺，是為了檢驗待測設計（design under test，DUT）而搭建的驗證環境。

2023-06-12 標簽：寄存器RTLDUT 2591 0

verilog語法說明之case casez case

在rtl仿真中，有四種狀態，分別是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 標簽：仿真VerilogRTL 2582 0

Xilinx的高質量時鐘輸出ODDR原語

在SDR接口中，ODDR轉發時鐘（仍在時鐘樹內），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時鐘連接ODDR的C引腳，D1固定值1&apos...

2023-06-21 標簽：FPGA設計SDRRTL 2580 0

基于Verilog的經典數字電路設計（5）譯碼器

前面講完了編碼器，其實不知不覺地，也順便把譯碼器也講了，畢竟，二者是一個相反操作的過程，類似于加減，前進與后退，調制與解調，FFT 和 IFFT 等等。

2023-10-09 標簽：二進制LED驅動譯碼器 2574 0

RTL時序邏輯的綜合要求

數字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

2023-01-13 標簽：RAMRTL觸發器 2563 0

多路選擇器設計

組合邏輯電路的輸出信號只與當前時刻的輸入信號有關，與其他時刻的輸入狀態無關，無存儲電路或反饋電路。

2023-05-22 標簽：led燈RTL組合邏輯電路 2527 0

Vivado仿真器和代碼覆蓋率簡析

編寫 HDL 通常是 FPGA 開發中耗時最少的部分，最具挑戰性和最耗時的部分可能是驗證。根據最終應用程序，驗證可能非常簡單，也可能非常復雜，簡單的話只...

2023-08-03 標簽：仿真器RTLVivado 2452 0

數字IC前端設計流程及工具

以門級網表（Netlist）生成為分界線，之前稱為前端，之后稱為后端。

2023-06-25 標簽：IC設計RTLDFT 2443 0

clock-gating的綜合實現

在ASIC設計中，項目會期望設計將代碼寫成clk-gating風格，以便于DC綜合時將寄存器綜合成clk-gating結構，其目的是為了降低翻轉功耗。

2023-09-04 標簽：寄存器IC設計ASIC設計 2443 0