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RTL在電子科學中指的是寄存器轉換級電路（Register Transfer Level）的縮寫，也叫暫存器轉移層次。

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集中式的版本控制和分布式版本控制介紹

版本控制系統就是一種用于多人協同開發的技術，可以管理我們對文件、目錄或工程等內容的修改歷史，方便查看更改歷史記錄，還可以恢復以前的版本。

2022-10-14 標簽：RTL 數字IC svn 2032 0

RTL表達式和運算符

經過幾周的更新，SV核心部分用戶自定義類型和包內容已更新完畢，接下來就是RTL表達式和運算符。

2022-10-11 標簽：RTL 運算符 1831 0

利用硬件輔助工具加速芯片前端設計的功能性驗證階段

軟件仿真(Simulation)，FPGA原型驗證(FPGA Based Prototyping)和硬件仿真加速(Emulation)這三種有效的功能驗...

2022-10-10 標簽：FPGA設計 RTL AHB總線 1829 0

用于解碼器IP設計和合規性驗證的比特流和軟件工具鏈DVK

DVK是用于解碼器IP設計和合規性驗證的比特流和軟件工具鏈。它是芯片RTL設計、目標設備集成（如智能手機、智能電視、機頂盒）、發貨給客戶前的軟件堆棧驗證...

2022-10-08 標簽：解碼器編碼器 RTL 1441 0

我們一般習慣在哪里開發我們的功能覆蓋率模型呢

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2022-09-27 標簽：RTL 787 0

關于RTL表達式和運算符

經過幾周的更新，SV核心部分用戶自定義類型和包內容已更新完畢，接下來就是RTL表達式和運算符。

2022-09-01 標簽：硬件 RTL 移位器 1962 0

關于數字硬件建模SystemVerilog

經過幾周的更新，SV核心部分用戶自定義類型和包內容已更新完畢，接下來就是RTL表達式和運算符。

2022-09-01 標簽：硬件 RTL 編譯器 1438 0

介紹3個時序優化的RTL改動及其中Formal SEC的角色

對于這種pipe個數變化，但是端到端功能不變的修改，同樣可以使用sequential FEC來進行等價性比對。只不過有所區別的是，需要指定比對是late...

2022-08-09 標簽：寄存器 RTL 數字IC 2079 0

RTL表達式和運算符

經過幾周的更新，SV核心部分用戶自定義類型和包內容已更新完畢，接下來就是RTL表達式和運算符。

2022-07-27 標簽：RTL 運算符 1795 0

cocotb中的基礎語法與SystemVerilog中的常用語法對照總結

對于信號的讀取，我們在SystemVerilog中，可以直接讀取信號值，而在cocotb中，其為接口變量提供了value方法屬性用于獲取信號值。

2022-07-21 標簽：仿真器 RTL python 3991 0

RTL表達式和運算符

運算符對操作數執行操作。大多數運算符都有兩個操作數。

2022-07-21 標簽：硬件編碼 RTL 1865 0

詳解RTL設計中多時鐘域的處理方法

數字IC系統邏輯設計這部分主要介紹兩個方面，一個是RTL的設計基礎;另一方面是verilog基本語法。這一篇文章主要介紹一下RTL的設計基礎。

2022-05-17 標簽：寄存器 RTL 多時鐘域 1971 0

在RTL設計中如何做到低功耗設計

做芯片第一應該關注的是芯片的PPA（Performance， Power， Area），本篇淺顯的部分討論，第二個 P，Power功耗，在RTL設計中如...

2022-04-13 標簽：芯片寄存器 RTL 2146 0

如何調試設計中的時鐘域交匯問題

本篇博文中的分析是根據客戶真實問題撰寫的，該客戶發現即使時序已得到滿足的情況下，硬件功能仍出現錯誤。最后發現，問題與時鐘域交匯（Clock Domai...

2021-08-20 標簽：寄存器 RTL CDC 5483 0

【紫光同創國產FPGA教程】【第六章】PDS下按鍵消抖實驗

按鍵做為基本的人機輸入接口，在很多電子設計中都能見到，由于機械特性，在按鍵按下或松開的時候，按鍵輸入值是有抖動的，無論按下去是多平穩，都難以消除抖動，按...

2021-02-04 標簽：fpga RTL 按鍵 5565 0

【紫光同創國產FPGA教程】【第三章】按鍵檢測實驗

通過按鍵檢測實驗，檢測開發板的按鍵功能是否正常，了解硬件描述語言和FPGA的具體關系，學習PDS View RTL Schematic的使用。

2021-02-02 標簽：fpga RTL 按鍵 4502 0

用Elaborated Design優化RTL的代碼

在Vivado FlowNavigator中有一個Elaborated Design，如下圖所示，屬于RTL Analysis這一步對應的設計。可能很多...

2020-10-21 標簽：RTL design 5463 0

Vivado開發技巧：綜合策略與合適的編譯順序

綜合（Synthesis）是指將RTL設計轉換為門級描述。Vivado開發套件中的綜合工具是一款時序驅動型、專為內存使用率和性能優化的綜合工具，支持Sy...

2020-12-29 標簽：vhdl RTL Vivado 6310 0

進行RTL代碼設計需要考慮時序收斂的問題

引言硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點就是，代碼對應于硬件實現，不同的代碼風格...

2020-11-20 標簽：fpga 寄存器 RTL 4058 0

盡可能避免在RTL中調用門級電路

隨著功能復雜度的快速提升，對芯片的要求也是隨著提高，所以現在一款芯片的開發，往往需要數十人，長達幾個月的共同開發才能完成。

2020-01-21 標簽：verilog rtl 2501 0

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