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UVM是一個以SystemVerilog類庫為主體的驗證平臺開發框架，驗證工程師可以利用其可重用組件構建具有標準化層次結構和接口的功能驗證環境。

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什么是形式驗證(Formal驗證)？Formal是怎么實現的呢？

相信很多人已經接觸過驗證。如我以前有篇文章所寫驗證分為IP驗證，FPGA驗證，SOC驗證和CPU驗證，這其中大部分是采用動態仿真(dynamic sim...

2023-07-21 標簽：fpga 仿真器 SoC芯片 1.2萬 0

基于UVM的基帶射頻接口電路的驗證

基帶射頻接口模塊包含射頻接口的接收通路模塊和發送通路模塊。基帶射頻接口模塊架構圖如圖2所示。此射頻接口模塊采用AXI標準總線協議，通過X2P轉接橋將從機...

2018-03-22 標簽：電路射頻 UVM 7645 0

基于DPI-C接口的UVM驗證平臺設計與實現介紹

近幾十年來，集成電路事業發展迅速，設計與工藝技術不斷發展，更多和更復雜的功能被集成到一塊芯片上。SoC的集成度和復雜度大大提高，在IC設計中就容易引入錯...

2020-01-27 標簽：接口 UVM 7310 0

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先拋開UVM，回想一下我們在平時寫完程序后，是不是肯定需要灌一個激勵給DUT，然后再從DUT獲取結果，并跟一個參考模塊進行對比，檢查結果是否正確。就像下...

2024-02-27 標簽：UVM DUT 7012 0

uvm命令行傳遞參數的小技巧

當我們在創建動態仿真case時，使用命令行參數可以非常方便地控制DUT和TB的行為，比如配置寄存器、控制激勵的發送數量、打開或關閉某些scoreboard等。

2022-08-19 標簽：參數 UVM 代碼 6162 0

UVM中的uvm_do宏簡析

uvm_do宏及其變體提供了創建、隨機化和發送transaction items或者sequence的方法。

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圖像處理：HDMI顯示代碼的UVM仿真

本篇完成對HDMI顯示代碼的UVM仿真，梳理一下在windows-modelsim工具下UVM仿真環境的建立，調試以及遇到的問題。仿真架構仿真的架構...

2020-11-10 標簽：HDMI 圖像處理 UVM 5453 0

UVM設計中的sequence啟動方式有哪幾種呢？

本篇介紹UVM中的sequence，這是UVM中最基礎的部分。對于前面介紹的uvm_callback, uvm_visitor等，很少被使用到或者也只有...

2023-08-17 標簽：轉換器寄存器耦合器 5380 0

vcs和xrun搭配uvm1.1/uvm1.2版本庫的使用情況

我們在項目中有時候需要使用不同的UVM版本庫進行仿真，有時候還會在不同的仿真器之間進行切換，本文簡單總結了一下vcs和xrun搭配uvm1.1/uvm1...

2023-10-27 標簽：仿真器 UVM VCS 5218 0

淺談UVM之sequence/item見解(上)

item指的是uvm_sequence_item， Sequence Item具備UVM核心基類所必要的數據操作方法，對于激勵的生成和場景控制，是由se...

2018-02-19 標簽：uvm sequence 5197 0

UVM里的6個常見參數介紹分析

UVM預先定義了六個詳細程度; UVM_NONE到UVM_DEBUG。這些級別只不過是整數枚舉值

2023-06-06 標簽：UVM 5114 0

在UVM環境中如何控制打印數組或隊列元素的數據量

在UVM驗證環境的項目中，經常需要使用內置的print()函數或sprint()函數打印

2023-12-20 標簽：函數 UVM 隊列 5111 0

UVM序列的創建和運行及中斷服務程序實現方案

SystemVerilog通用驗證方法（UVM）是一種生成測試和檢查結果以進行功能驗證的有效方法，最適合用于塊級IC或FPGA或其他“小型”系統。在UV...

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VCS/XRUN如何創建一個非UVM的簡單仿真環境？

設計碼完代碼后，有時候想簡單調試一下基本的通路，此時還沒有驗證資源進來，可以仿照modesim仿真的方法，創建一個.v/.sv的頂層，里面例化DUT，里...

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多聯機線控器顯示09是什么故障？

最近，有售后兄弟咨詢，多聯機線控器顯示09是什么故障？注意該故障不是09（零九）代碼，而是o9（區九）代碼，如下圖所示。

2023-08-02 標簽：驅動器 UVM 無刷直流機 3846 0

UVM消息打印機制打印的時間跟波形時間不一樣是怎么回事呢？

前面討論過$time和$realtime顯示時間時，log信息中顯示的時間會跟仿真波形不一致，有一些差異

2023-10-07 標簽：處理器仿真器 UVM 3778 0

我眼中UVM啟動sequence的幾種常見方式

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如何從命令行獲取和解析參數

這是一篇技術干貨快文，能夠快速閱讀完。文章內容是關于如何從命令行獲取和解析參數，包括SystemVerilog本身支持的系統函數和UVM提供的函數封裝，...

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深度剖析UVM中的Analysis port

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size()和$size這兩種方式有什么樣的區別呢？

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