verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Verilog仿真激勵舉例

Verilog 代碼設(shè)計完成后，還需要進(jìn)行重要的步驟，即邏輯功能仿真。仿真激勵文件稱之為 testbench，放在各設(shè)計模塊的頂層，以便對模塊進(jìn)行系統(tǒng)性...

2023-06-02 標(biāo)簽：寄存器 Verilog C語言 1817 0

設(shè)計Verilog時為什么要避免Latch的產(chǎn)生呢？

鎖存器（Latch），是電平觸發(fā)的存儲單元，數(shù)據(jù)存儲的動作取決于輸入時鐘（或者使能）信號的電平值。僅當(dāng)鎖存器處于使能狀態(tài)時，輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。

2023-06-02 標(biāo)簽：FPGA設(shè)計寄存器 Verilog 2659 0

談?wù)刅erilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。

2023-06-01 標(biāo)簽：編碼器 Verilog TLM 2128 0

Verilog任務(wù)與函數(shù)的區(qū)別

和函數(shù)一樣，任務(wù)（task）可以用來描述共同的代碼段，并在模塊內(nèi)任意位置被調(diào)用，讓代碼更加的直觀易讀。

2023-06-01 標(biāo)簽：Verilog 時序控制器 CLK 1869 0

用Verilog函數(shù)實(shí)現(xiàn)一個數(shù)據(jù)大小端轉(zhuǎn)換的功能

在 Verilog 中，可以利用任務(wù)（關(guān)鍵字為 task）或函數(shù)（關(guān)鍵字為 function），將重復(fù)性的行為級設(shè)計進(jìn)行提取，并在多個地方調(diào)用，來避免重...

2023-06-01 標(biāo)簽：寄存器 Verilog 數(shù)碼管 2250 0

Verilog編碼風(fēng)格的建議

良好的編碼風(fēng)格，有助于代碼的閱讀、調(diào)試和修改。雖然 Verilog 代碼可以在保證語法正確的前提下任意編寫，但是潦草的編碼風(fēng)格往往是一錘子買賣。

2023-06-01 標(biāo)簽：寄存器 Verilog RTL 951 0

Verilog狀態(tài)機(jī)的類型

有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機(jī)，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型。

2023-06-01 標(biāo)簽：Verilog RTL 有限狀態(tài)機(jī) 2207 0

Verilog數(shù)值轉(zhuǎn)換知識總結(jié)

本節(jié)主要對有符號數(shù)的十進(jìn)制與二進(jìn)制表示以及一些數(shù)值變換進(jìn)行簡單的總結(jié)。

2023-06-01 標(biāo)簽：二進(jìn)制 Verilog 1350 0

Verilog中阻塞和非阻塞賦值金規(guī)

對于VerilogHDL語言中，經(jīng)常在always模塊中，面臨兩種賦值方式：阻塞賦值和非阻塞賦值。對于初學(xué)者，往往非常迷惑這兩種賦值方式的用法，本章節(jié)主...

2023-06-01 標(biāo)簽：模塊 Verilog HDL 1896 0

談?wù)剆ystem Verilog 和C的交互

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。這些用戶定義的系統(tǒng)...

2023-05-31 標(biāo)簽：cpu Verilog c函數(shù) 831 0

Verilog除法器設(shè)計

取被除數(shù)的高幾位數(shù)據(jù)，位寬和除數(shù)相同（實(shí)例中是 3bit 數(shù)據(jù)）。

2023-05-30 標(biāo)簽：寄存器 Verilog 除法器 1422 0

Verilog時鐘分頻知識總結(jié)

采用觸發(fā)器反向輸出端連接到輸入端的方式，可構(gòu)成簡單的 2 分頻電路。

2023-05-30 標(biāo)簽：邏輯電路 Verilog 計數(shù)器 2487 0

常見的Verilog行為級描述語法

常見的模塊介紹：選擇器；譯碼器；解碼器；比較器。這里我們主要從常見的Verilog描述的層面去介紹，而不著重考慮電路。

2023-05-30 標(biāo)簽：解碼器比較器 Verilog 1902 0

一些有趣的數(shù)組相關(guān)的SystemVerilog約束

我們在工作中常常會針對數(shù)組施加各式的約束，下面列舉一下有趣的**Systemverilog數(shù)組約束**示例

2023-05-30 標(biāo)簽：Verilog 1016 0

在questasim里如何設(shè)置和查看種子值呢？

在systemverilog代碼運(yùn)行中，EDA工具會先給1個隨機(jī)種子值(seed)，所有代碼里的隨機(jī)數(shù)都是根據(jù)這個初始種子衍生出來的。

2023-05-29 標(biāo)簽：EDA工具 Verilog TCL 1945 0

介紹下Verilog系統(tǒng)完整的8種編譯指令

以反引號（`）開始的某些標(biāo)識符是 Verilog 系統(tǒng)編譯指令。編譯指令為 Verilog 代碼的撰寫、編譯、調(diào)試等提供了極大的便利。

2023-05-29 標(biāo)簽：Verilog C語言 PLL電路 2160 0

Verilog最常用的2種數(shù)據(jù)類型

Verilog 最常用的 2 種數(shù)據(jù)類型就是線網(wǎng)（wire）與寄存器（reg），其余類型可以理解為這兩種數(shù)據(jù)類型的擴(kuò)展或輔助。

2023-05-29 標(biāo)簽：寄存器 ROM RAM 2884 0

一文詳解Verilog表達(dá)式

表達(dá)式由操作符和操作數(shù)構(gòu)成，其目的是根據(jù)操作符的意義得到一個計算結(jié)果。表達(dá)式可以在出現(xiàn)數(shù)值的任何地方使用。

2023-05-29 標(biāo)簽：寄存器存儲器 Verilog 3176 0

Verilog的設(shè)計方法介紹

Verilog 的設(shè)計多采用自上而下的設(shè)計方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

2023-05-29 標(biāo)簽：fpga 寄存器 Verilog 1748 0

VCS編譯選項(xiàng)：-y及+libext+

VCS是一款常見的Verilog編譯工具，它提供很多編譯選項(xiàng)來控制編譯過程及其輸出。本文主要介紹以下兩個編譯選項(xiàng)。

2023-05-29 標(biāo)簽：模塊 Verilog VCS 1.4萬 0

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