隨著移動(dòng)通信技術(shù)的迅速發(fā)展，對(duì)射頻電路的高速、低功耗要求日益增長(zhǎng)。基于鎖相環(huán)（PLL）結(jié)構(gòu)的頻率合成器是收發(fā)機(jī)前端電路的重要組成部分，對(duì)為混頻器提供純凈的本振信號(hào)，具有重要地位。在PLL中，壓控振蕩器（VCO）和前置分頻器（Prescaler）是工作在最高頻率的兩個(gè)模塊，它們是限制 PLL工作頻率的主要瓶頸，因此提高前置分頻器的工作速度是解決限制PLL工作頻率上限的一個(gè)關(guān)鍵因素。為了滿足高頻通信的要求，必須對(duì)前置分頻器和 VCO進(jìn)行高速、低功耗的優(yōu)化設(shè)計(jì)。

雙模前置分頻器以D觸發(fā)器為主要單元。近年來涌現(xiàn)了很多不同結(jié)構(gòu)的高速D觸發(fā)器。第1種是靜態(tài)SCL結(jié)構(gòu)，由ECL電路結(jié)構(gòu)演變而成。與傳統(tǒng)的靜態(tài)分頻器相比，由于它的擺幅較小，所以工作速度快。但是典型SCL結(jié)構(gòu)的2分頻電路包括尾電流源在內(nèi)至少需要18個(gè)MOS管，MOS管無(wú)法做到小尺寸，導(dǎo)致輸入電容很大甚至超過了管子本身的電容，所以SCL分頻器功耗較高。第2種是動(dòng)態(tài)的TSPC（單相時(shí)鐘）結(jié)構(gòu)，它采用單相時(shí)鐘的TSPC技術(shù)使構(gòu)成分頻器的元件數(shù)目減少，可以提高電路的工作速度，同時(shí)這種電路的功耗極低，所以經(jīng)常在前置分頻器中采用。TSPC分頻器的不足是噪聲性能不佳，因?yàn)閯?dòng)態(tài)單端結(jié)構(gòu)比SCL結(jié)構(gòu)更容易受噪聲的影響。第3種是注鎖式（iniected-locked）電路，由于要使用電感器，因而它的體積過大且工藝難度高，很少被應(yīng)用。具體采用哪種電路結(jié)構(gòu)應(yīng)視情況而定。

本文采用動(dòng)態(tài)TSPC結(jié)構(gòu)，利用TSMC 90nm 1P9M 1．2VCMOS工藝，設(shè)計(jì)了一個(gè)適用于WLAN IEEE802．11a標(biāo)準(zhǔn)的雙模前置分頻器，具有高速、低壓、低功耗的特點(diǎn)。

1 電路設(shè)計(jì)

1．1 電路總體架構(gòu)

雙模前置分頻器的基本結(jié)構(gòu)如圖1所示，包括三個(gè)部分：同步2／3分頻器，由異步除2分頻器構(gòu)成的分頻器鏈，以及反饋部分。控制信號(hào)MC控制分頻比，當(dāng)MC=1時(shí)為32分頻，當(dāng)MC=O時(shí)為33分頻。

圖l雙模前置分頻器結(jié)構(gòu)圖

本設(shè)計(jì)基于上述傳統(tǒng)結(jié)構(gòu)，通過減少高頻同步分頻器單元中MOS管的個(gè)數(shù)，達(dá)到降低功耗的目的。

1．2 同步分頻器設(shè)計(jì)

同步2／3分頻器的結(jié)構(gòu)框圖如圖2所示，它是整個(gè)分頻器工作頻率最高的部分，亦是決定前置分頻器速度和功耗的關(guān)鍵部分。

MC為邏輯高電平時(shí)，電路實(shí)現(xiàn)2分頻；MC為邏輯低電平時(shí)，電路實(shí)現(xiàn)3分頻。采用同步2／3分頻器，大大減少了工作在高頻部分MOS管的數(shù)目，從而同步部分的功耗有所下降。同時(shí)將“與”門設(shè)計(jì)在D觸發(fā)器中。這種集成“與”門的觸發(fā)器不但簡(jiǎn)化了電路設(shè)計(jì)，而且避免了單獨(dú)設(shè)計(jì)邏輯門所帶來的寄生參數(shù)的影響，減少了速度損失，從而很好地緩解了工作速度和功耗之間的矛盾。

1．3 優(yōu)化功耗

從以上的分析可以看出，電路最大的功耗來自同步2／3分頻器，但無(wú)論是同步2／3分頻器還是異步分頻器鏈都必須采用D觸發(fā)器，因此設(shè)計(jì)好高速低功耗的D觸發(fā)器是影響整個(gè)分頻器速度和功耗的關(guān)鍵。

圖3為常用的Yuan-Svensson型D觸發(fā)器（下降沿觸發(fā)），這種電路采用動(dòng)態(tài)CMOS技術(shù)，從左至右由一個(gè)N-C2MOS級(jí)，一個(gè)P- PrechargeCMOS級(jí)和一個(gè)P-C2MOS級(jí)組成。相對(duì)于傳統(tǒng)的靜態(tài)分頻器，它的各項(xiàng)性能已經(jīng)有了明顯的改善，但是由于大多數(shù)MOS管既是前級(jí)的負(fù)載管又是后級(jí)的驅(qū)動(dòng)管，每一級(jí)三個(gè)MOS管疊加帶來了大的RC延遲，所以就算減小其尺寸也不能提高速度。為此我們對(duì)圖3中的C2MOS電路進(jìn)行改進(jìn)，用鐘控偽PMOS反相器代替N-C2MOS，這樣MOS管的數(shù)目、負(fù)載電容都有減小。同樣用鐘控偽NMOS反相器代替PC2MOS，構(gòu)成圖4所示的動(dòng)態(tài)有比鎖存器，當(dāng)時(shí)鐘信號(hào)為低（高）電平時(shí)鎖存器工作在求值（保持）模式，與Yuan-Svensson結(jié)構(gòu)的D觸發(fā)器相比具有更低的RC，因此減小了功耗和傳輸延遲。

需要注意的是，當(dāng)圖4的鎖存器工作在求值模式時(shí)（CLK為低電平），如果此時(shí)輸入信號(hào)D由高電平向低電平變化，則輸出Q的狀態(tài)發(fā)生翻轉(zhuǎn)，導(dǎo)致誤操作。于是需要在鎖存器的輸入端加上一級(jí)時(shí)鐘偽PMOS，如圖5，以防止圖4所示的鎖存器工作在求值模式時(shí)輸入端D電壓發(fā)生由高到低的翻轉(zhuǎn)，保證鎖存器的輸出在單個(gè)周期僅可以改變一次。圖5即為本文采用的負(fù)邊沿觸發(fā)的動(dòng)態(tài)D觸發(fā)器，相比于圖3所示的YuanSvensson D觸發(fā)器，動(dòng)態(tài)D觸發(fā)器的晶體管數(shù)目減少了三個(gè)，增強(qiáng)了時(shí)鐘的驅(qū)動(dòng)能力，不僅提高了電路的工作頻率，而且大大降低了功耗。同時(shí)將“與 ”門集成到DFF中去，如圖6所示。仿真結(jié)果表明這種集成“與”門的D觸發(fā)器工作速度有一定提高，同時(shí)也降低了電路的功耗。在同步2／3分頻器中，DFFl采用的是不帶“與”門的D觸發(fā)器，DFF2采用帶“與”門的觸發(fā)器。

1．4 異步除2分頻器

經(jīng)過同步2／3分頻器分頻后，信號(hào)的頻率已經(jīng)降低。由于方波驅(qū)動(dòng)較長(zhǎng)分頻鏈時(shí)，可能引起模塊內(nèi)部某點(diǎn)的高電平陷落，從而造成整個(gè)電路的邏輯混亂。由于同步分頻器中D觸發(fā)器的NQ端輸出的高電平不穩(wěn)定，可以通過在Q端添加緩沖器予以解決。仿真結(jié)果表明，用該觸發(fā)器組成的異步鏈可在速度、頻率和功耗間達(dá)到很好的折衷。

2 電路的調(diào)試與仿真

調(diào)試時(shí)，首先要確定P1管與Nl管的寬長(zhǎng)比（W／L）以保證時(shí)鐘為高電平時(shí)，圖4所示的鎖存器N2管總保持在關(guān)斷狀態(tài)，電路處于保持模式，因而輸出 O點(diǎn)的電壓保持不變。當(dāng)時(shí)鐘從高變?yōu)榈蜁r(shí)，鎖存器進(jìn)入求值模式，此時(shí)如果輸入D為低電平，這時(shí)N2管和P2管都導(dǎo)通，要求P2管的上拉能力比N2的下拉能力弱，以保證Q點(diǎn)輸出VOLQ比下一級(jí)門電路的輸入電壓VIL低，即輸出在低電平范圍內(nèi)。

采用TSMC90nm CMOS工藝，電源電壓1．2V，使用Mentor公司的Eldo軟件對(duì)本設(shè)計(jì)進(jìn)行仿真，仿真結(jié)果顯示，輸入頻率為5．8GHzH寸，電路功耗僅為O．8mW。

3 結(jié)論

對(duì)于一個(gè)雙模前置分頻器來說，工作的速度（輸入信號(hào)的頻率）和功耗是其性能最重要的兩個(gè)參數(shù)，本文采用動(dòng)態(tài)有比D觸發(fā)器的結(jié)構(gòu)，相比于傳統(tǒng)的 Yuan-SvenssonTSPC D觸發(fā)器，MOS管的數(shù)目減少了3個(gè)，這個(gè)對(duì)于VLSI來說將大大提高了其集成度，因此有著更好的工作頻率和更低的功耗。并在此基礎(chǔ)上設(shè)計(jì)了一個(gè)前置分頻器。完全覆蓋了WLAN IEEE802．11a通信標(biāo)準(zhǔn)的所有頻段。采用TSMC90nmCMOS工藝，電源電壓1．2V，運(yùn)用Mentor公司的Elod軟件對(duì)本設(shè)計(jì)進(jìn)行仿真，電路工作在5．8GHz時(shí)功耗僅為0．8mW。電路最高工作頻率可達(dá)到6．25GHz。