幾年前，筆者在自動測試設(shè)備 (ATE) 領(lǐng)導(dǎo)者 Teradyne 工作時，經(jīng)常會碰到一個根本性的兩難抉擇：在生產(chǎn)/測試車間，是通過一件不合格的器件比較好，還是剔除一件合格器件比較好？顯然，這兩個都不是很好的選擇。如果您剔除一件合格器件，那么將導(dǎo)致您的制造廠的產(chǎn)量下降、利潤下滑，繼而造成損失。但是，如果您通過一件不合格的器件，未檢測出的制造缺陷終將會在實際應(yīng)用階段表現(xiàn)出來，此時修復(fù)缺陷所花費用將比在制造車間階段花費的費用高出數(shù)倍之多，從而影響利潤，更嚴(yán)重的是影響客戶口碑。

以上這些在今天依然適用，而且有過之而無不及。最近的統(tǒng)計數(shù)據(jù)表明：制造完成后，測試芯片是否存在制造缺陷（與不存在設(shè)計缺陷相比）的成本已增至制造成本的 40%。

以上諸多因素推動了電子行業(yè)能夠想方設(shè)法在設(shè)計階段就將可測試性置入芯片，從而降低測試成本。該方法稱為可測試性設(shè)計 (DFT)，其具有以下作用：

確保檢測出電路中所有的故障

減少測試開發(fā)相關(guān)的成本和時間

減少測試制造芯片所需的執(zhí)行時間

總體而言，隨著時間的推移，行業(yè)內(nèi)出現(xiàn)兩種形式的 DFT：ad-hoc DFT 和結(jié)構(gòu)化 DFT。

Ad-hoc DFT 包括一套提倡“良好”設(shè)計規(guī)范的規(guī)則，旨在簡化和加速測試流程。例如，提供置位和復(fù)位信號，使得所有觸發(fā)器均可初始化；避免引起振蕩的異步邏輯反饋；邏輯門設(shè)計應(yīng)注意避免扇入數(shù)過大（扇入數(shù)過大會導(dǎo)致難以觀察輸入和控制輸出），或是為難以控制的信號提供測試控制。例如，長計數(shù)器產(chǎn)生的信號需要很多個時鐘周期進(jìn)行控制，這就需要增加測試序列的長度。一般而言，ad-hoc DFT 不會增加邏輯，即不會在設(shè)計中消耗硅。

結(jié)構(gòu)化 DFT：掃描和 BIST

在一些流程中，結(jié)構(gòu)化 DFT 將引入額外的測試邏輯。最常用的結(jié)構(gòu)化方法是掃描和內(nèi)置自測試 (BIST)。

1973 年，Williams 和 Angell 首次提及“掃描”一詞。相較于組合設(shè)計，時序電路通常難以測試。掃描方法的主要原理是將內(nèi)部存儲元件作為一個移位寄存器鏈的一部分，從而通過串行移位進(jìn)行控制和觀察。在掃描鏈中，測試任何電路的主要問題是減少寄存器之間的組合邏輯。基本操作是將每個觸發(fā)器轉(zhuǎn)變?yōu)閽呙杓拇嫫鳌Ｎㄒ坏某杀臼穷~外增加一個多路復(fù)用器。在正常模式下，觸發(fā)器將以常規(guī)方式運作。在掃描模式下，觸發(fā)器將用作移位寄存器。可以掃描輸出觸發(fā)器中的內(nèi)容，也可以掃描輸入新的值。更重要的是，該方法支持開發(fā)自動測試模式生成器 (ATPG)，并且可減少耗時繁瑣的測試向量創(chuàng)建工作。

隨著時間推移，電路復(fù)雜程度不斷增加，與測試程序開發(fā)成本相同，90年代的VLSI設(shè)計以及千禧年的SoC芯片，其測試設(shè)備成本和軟件開發(fā)成本都大幅飆升。只需考慮：

超高且依舊不斷增加的芯片邏輯/管腳比例使得我們更加難以準(zhǔn)確控制和觀察器件內(nèi)部的工作狀況，對于測試而言尤為如此

SoC 器件越來越密集，工藝技術(shù)節(jié)點間的壓降更快

測試模式生成和應(yīng)用變得極長

大量的測試數(shù)據(jù)必須存儲在 ATE 中

全速測試（GHz 級）越來越困難，價格極其昂貴

不熟悉被測設(shè)計 (DUT) 門級結(jié)構(gòu)，這是由于硬件描述語言HDL的邏輯自動被綜合，因而帶來了可測試性插入問題。

專業(yè)測試工程師嚴(yán)重缺乏

為應(yīng)對這一不可阻擋的趨勢，業(yè)內(nèi)將部分測試儀的功能集成到芯片上，并命名為 BIST。BIST 降低了復(fù)雜度，繼而又通過以下兩種方式降低成本和減少對外部（已編程模式）測試設(shè)備的依賴：

減少測試周期持續(xù)時間

減少由測試儀控制驅(qū)動/檢查的 I/O 信號數(shù)目，從而降低測試/探查設(shè)置的復(fù)雜度。

然后，BIST 就可實現(xiàn)全速（GHZ 級）測試電路，而后進(jìn)行更為徹底的檢查。

基本方法是將“優(yōu)良”測試結(jié)果（響應(yīng)）壓縮成一個“標(biāo)志”，并將偽隨機（偽窮舉）模式生成器 (PRG) 應(yīng)用到芯片上。BIST 本質(zhì)上是將模式生成和響應(yīng)評估集成到芯片上。

最主流的 BIST 方法中，為邏輯模塊施加輸入時，經(jīng)修改的掃描單元生成偽隨機測試向量，并接著收集輸出標(biāo)志（借助一個線性反饋移位寄存器）。BIST 示例包括用于生成偽隨機序列的 LFSR（線性反饋移位寄存器）和用于生成所測電路標(biāo)志的 MISR（多輸入特性寄存器）。

雖然 BIST 占用更多的硅片面積和驗證周期（偽隨機），但節(jié)省了測試向量的生成和存儲成本。而且，由于其常常在全時鐘頻率下運行，BIST 通常占用的運行時間會較少。

DFT 驗證

掃描和 BIST 設(shè)計通常是在設(shè)計的功能驗證正確之后被合并到設(shè)計中。遺憾的是，片上測試架構(gòu)（即掃描鏈、BIST 結(jié)構(gòu)和壓縮/解壓邏輯）的插入可能影響到其自身的功能正確性。因而，必須在植入 DFT 之后執(zhí)行門級設(shè)計驗證。

而 HDL 仿真無法馬上完成此項工作。考慮到設(shè)計復(fù)雜度，門級仿真可能需要幾個月（假定為幾年）才能完成全面完整的驗證。

可以說，硬件仿真平臺為此任務(wù)量身打造。

使用 DFT App 進(jìn)行硬件仿真

Mentor Graphics 最近發(fā)布了用于硬件仿真的 DFT“App”，其中包含了完成硬件加速仿真所需的所有功能。

其編譯器可創(chuàng)建必要的測試架構(gòu)，以便從 STIL 文件讀取測試向量，然后將這些向量輸入到可綜合的DUT以及進(jìn)行輸出比較。編譯器還可將用戶網(wǎng)表重新編譯綜合到一個能夠兼容硬件仿真的結(jié)構(gòu)化描述中。參見圖 1。

借助 DFT App，可以將用戶輸入傳入硬件加速器的編譯器中。硬件加速器將DUT的數(shù)據(jù)綜合。

在運行期間，Veloce 硬件仿真平臺從 STIL 文件中提取測試向量，然后將其應(yīng)用于 DUT 并以硬件仿真速度比較輸出。 。

硬件仿真執(zhí)行速度比軟件仿真高出幾個數(shù)量級，根據(jù)表格中總結(jié)的DFT App性能表，可以看出運行DFT模式較之前提高了四到五個量級。對于需要三個月方能完成的軟件仿真任務(wù)，若使用硬件仿真，實際上僅需幾個小時就能完成。

結(jié)論

DFT App 實現(xiàn)在合理時間內(nèi)完成 DFT 驗證模式設(shè)置，從而縮短模式開發(fā)周期。可擴(kuò)展的硬件和編譯器可以支持規(guī)模較大的門級掃描的有效性測試以及嵌入到設(shè)計中的測試結(jié)構(gòu)。DFT App 支持標(biāo)準(zhǔn) STIL 格式文件，可與其他工具協(xié)同工作。

一個硬件仿真過程提供充足的驗證能力，確保在項目管理安排的時間內(nèi)完成 DFT 安排，從而加快上市時間、提高產(chǎn)量并最終增加利潤。