傳統接口將互連速度限制在250 MHz以下，印制板互連長度大約為5 in。設計人員越來越多地轉向源同步互連這證明了在5米或更大距離處的傳輸速率為10億轉換/秒。

存在幾個源同步技術的例子。它們的實現會影響設計復雜性和整體性能在內存子系統中，主要的例子包括雙數據速率（DDR）SRAM，DDR同步DRAM（SDRAM），同步圖形RAM和Direct Rambus DRAM。

對于網絡和I/O，示例包括可擴展的相干接口（SCI），Silicon GraphicsCrayLink和高性能并行接口（HIPPI）-6400-PH。

以下案例研究回顧了實際的源同步鏈路技術涉及互連的信號完整性和所需的接口邏輯。該案例研究還比較了ASIC和線路實現級別的同步和源同步互連之間的設計權衡。

源同步接口

使用源同步接口，從發送器到接收器的數據和時鐘傳輸，以及接收器接口使用時鐘鎖存伴隨數據。與傳統的同步接口相比，源同步接口具有許多優勢。芯片之間的飛行時間和系統級時鐘偏差限制了標準同步接口芯片之間的總線時鐘頻率。同時，IC封裝的可實現引腳數量并未隨著時間的推移而顯著增加。

源同步接口消除了IC之間互連的飛行時間限制，并且不需要受控的時鐘偏差。源同步接口的另一個優點是顯著增加了I/O頻率。隨著每個I/O驅動器的帶寬增加，每個接口的引腳數量更好地匹配可用IC封裝技術的功能。 I/O驅動器頻率可達到核心邏輯頻率的5到10倍。

但是，源同步接口會帶來新的設計分析挑戰。接口延遲不一定是可預測的;如果您的設計需要可預測的延遲，整體接口延遲會增加。 I/O速度的提高需要更強大的IC封裝電氣性能。由于I/O頻率可能遠高于核心邏輯的I/O頻率，因此I/O接口邏輯復雜性必須增加以處理倍頻。數據位到位時序偏差和“眼圖”定義了整個鏈路操作頻率，而您之前可能忽略了這些影響。

實現接口

DDR接口在時鐘的兩個邊沿或“選通”傳輸數據。這些類型的接口提供了一種直接的方法來增加各種存儲器子系統的帶寬，例如2級和3級高速緩存，主存儲器和幀緩沖存儲器，并構建在上一代單數據速率接口的基礎之上。然而，權衡取舍通常是一個更復雜的接口代理RAM端口，由于數據接收的異步性質，延遲預測變得更加困難。

當前的標準DDR SDRAM包括地址/控制接口和數據接口。讀數和的數據傳輸在DQS（數據I/O）雙向選通的兩個邊沿上寫入。地址和控制信號以數據頻率的一半發送，并僅在發送時鐘的上升沿鎖存。一些設計問題使該界面的分析變得復雜。任何時序偏差或不確定性，例如CLK和DQS上的脈沖寬度失真和抖動，都會導致SDRAM輸入和存儲器代理IC的同步觸發器出現數據和地址時序問題。 DQS的雙向和隨機性質進一步惡化了其抖動分量。相反，CLK信號是單向的并且具有恒定的頻率。

對于該接口，數據和DQS同步和同相退出SDRAM。您必須延遲DQS以在同步觸發器處創建數據建立和保持時間。可能的延遲技術包括在接口代理內使用數字延遲鎖定環（DLL）或PLL或使用印刷電路板蝕刻延遲線。所有這些技術都有效，但沒有一個是靈活的;一旦實施了這些技術，它們就會將接口鎖定在工作頻率范圍內。此外，對于需要多個SDRAM的設計，DLL或PLL可能是板空間禁止的。每個SDRAM在接口代理IC上都需要兩個DLL或PLL。

DDR SDRAM的目標數據速率為250 Mbps或更高，轉換為超過125 MHz的時鐘頻率。在這些速度下，端接不良或未端接的線路表現出信號完整性效應，增加了穩定時間。接近調諧諧振或時鐘頻率的四分之一和半波長的線是導致端接不良線路的穩定時間抖動的關鍵因素。對于125-MHz DDR SDRAM，250-Mbps數據線的FR4帶狀線蝕刻中的調諧諧振長度分別為5.71和11.43英寸，不考慮封裝延遲。在這些長度上，驅動器和接收器反射疊加在下一個數據位的上升沿和下降沿，改變測量的上升沿和下降沿建立時間。

另一個建立時間抖動的例子是一個不穩定到V OH （輸出高電壓）或V OL 的信號在下一次轉換發生之前（輸出低電壓）。這些影響是眼圖，或“符號間干擾”（圖6a）。隨著線路長度和拓撲變得更加復雜，網絡終端對于限制抖動及其影響至關重要。什么是“眼睛”？例如，200MHz數據總線的最大數據切換速率為每5納秒1位。看一下接收器輸入端的時域電壓，你可以看到上升沿和下降沿有高點和低點。

現在，取10個nsec的時域片段，然后取出那些5納秒的分區，并將它們堆成一副卡片。邊緣交叉，端部是直流高壓和低壓。在上升沿和下降沿之間以及最高的低和最低高度之間不存在信號跡線的區域是眼睛。如果放置時鐘邊沿使其在中間上升，則可以鎖定已建立的數據，假設時鐘前的上升/下降沿滿足設置時間并且后續邊沿滿足保持時間。端接線增加了眼圖尺寸，從而增加了設置和保持時間，使您的界面更可靠地運行并使您能夠提高其速度。

DDR-SDRAM設計分析

接口設計分析包括信號質量，接口時序和接口同步。信號線拓撲結構，印刷電路板布線和結構以及IC封裝電寄生效應都會影響信號質量。使用偽隨機碼型序列，您可以表征給定信號拓撲的過沖，眼圖抖動和眼圖閉合。

您可以通過檢查工作頻率目標來確定適當的線路終端。 DDR-SDRAM接口不適用于并行數據總線終端，因為它是雙向的。串聯端接，理想情況是在驅動器內，以消除印刷電路板上的單獨無源元件，是一種更合適的方案。但是，串聯輸出電阻的容差限制了驅動器內串聯端接的有效性。典型工藝限制為±22％，比分立電阻的工藝變化具有更寬的容差。隨著未來I/O緩沖器的運行速度增加到500 Mbps以上，串聯電阻器容差將成為眼圖抖動和閉合的有力定義。

三個主要路徑需要分析接口，這些路徑中的每一個進一步分為三個部分。每個定時路徑包含發送器，互連和接收器定時組件。發送器定時包括發送IC內的定時抖動和偏移的所有可能組件，這些組件將從接收IC內的同步鎖存器中的設置或保持中減去。互連定時包括信號走線的所有抖動和偏移分量，接收器定時包括接收IC本身內的這些相同元件。

時序分析的目標是使用所有最壞情況效果的總和來實現非負建立和保持邊距。如果強大的系統級錯誤檢測和糾正允許偶爾的位錯誤，您可以采用統計時序分析。對于DDR-SDRAM時序，請注意數據寫入，數據讀取和地址信號路徑。由于這些信號的雙邊沿鎖存和高速特性，穩健的數據定時通常是最難實現的。良好的驅動器設計和適當的信號拓撲通常可以解決具有挑戰性的多負載地址總線時序問題。

以下設計實例中的存儲器控制器ASIC的發送器時序參數來自TriCN Associates所做的設計Nvidia（www.nvidia.com），修改為保護帶結果。 DDR-SDRAM數據來自多個DRAM供應商的規格和Spice模型;表2，表3和表4報告了最壞情況的結果。互連時序參數是使用多個SDRAM供應商和一個存儲器控制器ASIC作為基準的所有時序路徑的最壞情況分析的結果。

結果合并為最壞情況的時序分析通過ASIC和SDRAM驅動接口來建立和保持數據。使用更快的SDRAM可以提高接口的時序余量，但是這一分析表明，任何SDRAM供應商都可以提供滿足工作頻率目標的DDR接口。表2，表3和表4中的所有建立和保持時序數據來自提取的印刷電路板布局，然后使用3西格瑪誤差范圍在Spice中進行仿真。

數據寫入時序

寫時序包括接口代理輸出驅動時序，互連時序和DDR-SDRAM輸入 - 接收時序。接口代理必須最小化數據位（DQ）和選通之間的整體偏移和抖動。偏移分量來自觸發器，邊界掃描分量和輸出驅動器中的CLK到數據和t PD 延遲（傳播延遲）差異。抖動可能來自PLL或振蕩器，也可能來自核心和輸出切換事件導致的電源交流波動。

互連定時組件源于印刷電路板和封裝中數據線之間的走線長度和介電常數差異。如果使用延遲線推出選通脈沖，則由于在所有制造公差范圍內的介電常數變化，會發生選通中心錯誤。互連定時誤差的最后一個組成部分是數據和選通脈沖上的眼圖抖動。此錯誤源于端接或未端接線路上隨機模式序列的信號完整性變化。

數據讀取時序

讀取時序分為接口代理接收時序，互連時序和DDR-SDRAM輸出驅動時序。 DDR-SDRAM數據輸出驅動器相對于數據選通偏斜，您應該使用DRAM供應商提供的更準確的數字替換此示例中的典型輸出偏移。互連定時組件的原因和分辨率與數據寫入時序相同。

接口代理必須最小化DQ和接收塊中選通之間的整體偏移和抖動。偏移分量來自邊界掃描分量，輸入接收器和選通路由偏斜中的t PD 差異。鎖存觸發器的建立和保持時間直接影響時序預算，您也應該最小化它們。

地址時序

地址時序與數據寫時序一樣，包括接口代理輸出驅動時序，互連時序和DDR-SDRAM輸入 - 接收時序。接收器時序來自DDR-SDRAM供應商。此示例對數據相對于CLK設置了2000-psec-setup-和1000-psec-保持時間要求。

在三個sigma條件下分析的所有路徑用于硅工藝，印刷電路板工藝，電壓，本案例研究中的溫度表明，您可以實現DDR-SDRAM接口，所有時序路徑的性能余量不低于7％。隨著DDR-SDRAM供應商改進輸入和輸出時序規范，該分析表明這些接口的性能將快速接近500 Mbps帶寬。