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同相不同頻的跨時(shí)鐘域路徑介紹

FPGA技術(shù)驛站 ? 來(lái)源:CSDN博客 ? 作者:CSDN博客 ? 2020-09-23 11:25 ? 次閱讀

同步時(shí)鐘是指發(fā)送時(shí)鐘和接收時(shí)鐘是由同一個(gè)MMCM或PLL生成,兩者之間有明確的相位關(guān)系。例如:兩者可以是同頻但有固定相差;或者同相但不同頻。這里我們重點(diǎn)介紹一下同相不同頻的跨時(shí)鐘域路徑,分兩種情形:從慢時(shí)鐘到快時(shí)鐘和從快時(shí)鐘到慢時(shí)鐘。

從慢時(shí)鐘到快時(shí)鐘

如下圖所示,這里假定CLK2的頻率是CLK1的3倍。這實(shí)際是條多周期路徑。

發(fā)送時(shí)鐘和接收時(shí)鐘之間的關(guān)系如下圖所示。

在只有時(shí)鐘周期約束而沒(méi)有多周期路徑約束的情況下,STA(Static Timing Analysis)工具會(huì)認(rèn)為建立時(shí)間檢查和保持時(shí)間檢查如下圖所示。不難看出,保持時(shí)間檢查是合理的,但建立時(shí)間檢查不是期望的。換言之,建立時(shí)間如果按此分析就會(huì)過(guò)緊。

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原文標(biāo)題:同步跨時(shí)鐘域路徑如何約束

文章出處:【微信號(hào):Lauren_FPGA,微信公眾號(hào):FPGA技術(shù)驛站】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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