在最近召開(kāi)的RISC-V中國(guó)峰會(huì)上，中科院計(jì)算所的包云崗研究員團(tuán)隊(duì)正式發(fā)布了名為“香山”的開(kāi)源高性能處RISC-V處理器。前不久我有幸和包老師就這個(gè)事情做了一次深度的交流，我們聊了關(guān)于RISC-V、還有“香山”處理器的前世今生。包老師也分享了很多他關(guān)于開(kāi)源硬件、新型開(kāi)發(fā)語(yǔ)言、硬件敏捷設(shè)計(jì)、還有處理器基礎(chǔ)架構(gòu)等等這些問(wèn)題的想法和學(xué)術(shù)思考，我深受啟發(fā)。

包云崗是中科院計(jì)算技術(shù)研究所研究員、副所長(zhǎng)，先進(jìn)計(jì)算機(jī)系統(tǒng)研究中心主任，中國(guó)科學(xué)院大學(xué)特聘教授，中國(guó)開(kāi)放指令生態(tài)（RISC-V）聯(lián)盟秘書(shū)長(zhǎng)。他的主要研究領(lǐng)域?yàn)?a target="_blank">云計(jì)算數(shù)據(jù)中心體系結(jié)構(gòu)、開(kāi)源處理器芯片敏捷設(shè)計(jì)等。

我把我們的對(duì)話進(jìn)行了整理和采編，以饗讀者。第一篇在這里，本文是第二篇，主要是包老師對(duì)硬件敏捷開(kāi)發(fā)的新興開(kāi)發(fā)語(yǔ)言與工具的思考。

注：以下的“我”，指的都是包云崗研究員。

1. 為什么用Chisel

編者按：

在傳統(tǒng)的數(shù)字芯片開(kāi)發(fā)里，絕大多數(shù)設(shè)計(jì)者都會(huì)使用諸如Verilog、VHDL或者SystemVerilog的硬件描述語(yǔ)言（HDL）對(duì)電路的行為和功能進(jìn)行建模。但是在香山處理器里，團(tuán)隊(duì)選擇使用Chisel作為主要開(kāi)發(fā)語(yǔ)言。這是基于怎樣的考慮？

Chisel是基于Scala這個(gè)函數(shù)式語(yǔ)言來(lái)擴(kuò)展出來(lái)的，我們可以把它看做是一個(gè)用來(lái)描述電路的領(lǐng)域?qū)Ｓ谜Z(yǔ)言，它和Verilog還是有很大區(qū)別的。

事實(shí)上，我們自己也做過(guò)兩種語(yǔ)言的對(duì)比。在2016年，我們整個(gè)團(tuán)隊(duì)開(kāi)始決定用RISC-V去實(shí)現(xiàn)標(biāo)簽化體系結(jié)構(gòu)，也在那個(gè)時(shí)候開(kāi)始接觸Chisel。最早的時(shí)候我們重用了UC伯克利開(kāi)發(fā)了的名叫Rocket的開(kāi)源內(nèi)核。這是個(gè)順序執(zhí)行的小核，我們?cè)谒厦婕由狭宋覀兊臉?biāo)簽機(jī)制，這期間其實(shí)就有很多的一些開(kāi)發(fā)體會(huì)。

Rocket chip generator的系統(tǒng)架構(gòu)圖

前面提到我們的同學(xué)原來(lái)對(duì)Verilog很熟，但是用Chisel以后就會(huì)有一種愛(ài)不釋手的感覺(jué)。有好多的通信，特別是年輕的同學(xué)，他們都愿意去嘗試使用Chisel。有一個(gè)北大的研究生，他在做報(bào)告的時(shí)候講，你用了Chisel以后就再也回不去了。

其實(shí)，我們自己還做過(guò)量化的評(píng)估。在2018年，我們團(tuán)隊(duì)里有兩個(gè)本科生和一個(gè)工程師做過(guò)一個(gè)實(shí)驗(yàn)。這個(gè)實(shí)驗(yàn)是要開(kāi)發(fā)一個(gè)L2 Cache，但是要集成到RISC-V的內(nèi)核里。我們的工程師是用Verilog來(lái)開(kāi)發(fā)的，他對(duì)Cache非常熟悉。他把OpenSPARC里面的Cache、還有Xilinx提供的Cache等等都研究過(guò)，代碼都讀得很透。所以他用Verilog開(kāi)發(fā)，并且接到RISC-V里面去。當(dāng)時(shí)他花了應(yīng)該是6個(gè)星期開(kāi)發(fā)，包括測(cè)試框架等等，一共寫(xiě)了5000多行代碼。即便這樣，后面還是有一些問(wèn)題和Bug。

另外，我們當(dāng)時(shí)有一位大四的本科生，現(xiàn)在也是香山的核心成員，他懂一些計(jì)算機(jī)體系結(jié)構(gòu)，使用Chisel有9個(gè)月的時(shí)間。同樣的任務(wù)，他用Chisel開(kāi)發(fā)只花了三天時(shí)間就寫(xiě)出來(lái)了。把設(shè)計(jì)接到RISC-V核里面之后，還能夠正常工作。之后又進(jìn)一步就把DMA調(diào)通了，就能夠支持像網(wǎng)卡這樣的一些DMA的數(shù)據(jù)的傳輸。這個(gè)給我們留下了很深刻的印象。

我們覺(jué)得，本科生使用Chisel做的設(shè)計(jì)，哪怕是性能或者各方面差了一些，但他只用了三天時(shí)間。這樣我們就可以快速去驗(yàn)證，并且實(shí)現(xiàn)我們的想法。

當(dāng)然這個(gè)只是第一組實(shí)驗(yàn)。我們當(dāng)時(shí)有一個(gè)群，在群里面吵的還是挺不可開(kāi)交的，因?yàn)槲覀兊墓こ處熌莻€(gè)時(shí)候很不服氣，他就覺(jué)得他的代碼各方面都質(zhì)量更高。所以我們后來(lái)又有另外一位中國(guó)科學(xué)院大學(xué)的大四本科生，他懂Verilog、但是沒(méi)學(xué)過(guò)Chisel，所以他做的事情就是讀我們工程師的Verilog代碼，并把核心代碼一行一行翻譯成Chisel，最后要通過(guò)工程師寫(xiě)的測(cè)試。也就是說(shuō)，翻譯后的Chisel和Verilog實(shí)現(xiàn)的邏輯功能是完全一致的。

翻譯完之后，再在同一個(gè)FPGA上面評(píng)估，看設(shè)計(jì)的PPA、 頻率、功耗，還有使用的資源等等。這樣下來(lái)的話，你就會(huì)看到其實(shí)出來(lái)的指標(biāo)上面，大多數(shù)的指標(biāo)實(shí)際都是Chisel還反而更好一些，代碼量也會(huì)比他要小。

這還只是第一個(gè)階段。后面我們的本科生又在博士生的指導(dǎo)下，把Chisel里面的高級(jí)特性給它加進(jìn)去，結(jié)果一下子就完全超越Verilog的版本了，代碼量大概只有Verilog的1/4~1/5，有些邏輯資源可以減少百分之六七十。所以那時(shí)候這組數(shù)據(jù)出來(lái)以后，工程師就他也覺(jué)得服氣了。

2. Chisel vs 高層次綜合

編者按：

在FPGA里高層綜合是一個(gè)非常熱、非常流行的一個(gè)研究方向。但是我知道Chisel和高層次綜合可能并不是一回事。在Chisel官網(wǎng)上也明確的指出：我不是高層次綜合。但在我看來(lái)，它們背后的思維方式、或者是大的方向是有共同之處的，也就是讓硬件開(kāi)發(fā)更加的快速、更加敏捷。也就是像您剛才說(shuō)的，從想法到實(shí)現(xiàn)，周期更加縮短。

但是從高層綜合的角度來(lái)看，雖然學(xué)術(shù)界一直在講高層次綜合已經(jīng)很多年的時(shí)間，它實(shí)際的商業(yè)化可能還是需要特別突破性的進(jìn)展。現(xiàn)在業(yè)界的這些設(shè)計(jì)，比如大的網(wǎng)絡(luò)設(shè)計(jì)、還有數(shù)據(jù)中心加速器的這些設(shè)計(jì)，仍然是基于SystemVerilog/Verilog/VHDL這樣的RTL語(yǔ)言。這主要是因?yàn)楦邔哟尉C合有這么幾個(gè)問(wèn)題：

第一個(gè)就是HLS可能并不能覆蓋掉的全部應(yīng)用領(lǐng)域，也就是說(shuō)它可能適合于某些應(yīng)用領(lǐng)域，但是對(duì)于這種吞吐量比較大的、或者高速數(shù)據(jù)包處理這些應(yīng)用，它可能就不那么適合。

另外一個(gè)就是它的驗(yàn)證。因?yàn)樗喈?dāng)于在RTL頂上加了一層額外的高層次語(yǔ)言，等它綜合或者處理完了以后，還是生成底層的RTL語(yǔ)言，然后再走原來(lái)的FPGA的這些開(kāi)發(fā)流程。所以在驗(yàn)證過(guò)程中，增加額外的這層可能會(huì)給驗(yàn)證工作造成很大的問(wèn)題。所以關(guān)于這兩點(diǎn)您怎么看？

我想其實(shí)它的通用性方面是沒(méi)有問(wèn)題的。Chisel本身是一個(gè)硬件描述語(yǔ)言，所以從它的這種完備性來(lái)看的話，它跟Verilog是一樣的。也就是說(shuō)，Verilog能干什么事，Chisel也能干什么事，這兩個(gè)是沒(méi)有什么區(qū)別的，它只不過(guò)是另外一種語(yǔ)法表達(dá)而已。

調(diào)試是很多人都擔(dān)心的一個(gè)問(wèn)題。因?yàn)镃hisel它現(xiàn)在其實(shí)是一個(gè)源到源的翻譯，是首先是基于Scala這套語(yǔ)法去寫(xiě)一個(gè)硬件的描述。然后通過(guò)FIRRTL進(jìn)行翻譯。再往后走的話，其實(shí)是用Verilog那套流程去做，最后生成GDSII版圖。

所以在這個(gè)過(guò)程當(dāng)中，其實(shí)是明顯的分成兩個(gè)階段了。前面一個(gè)階段Chisel到Verilog，第二階段就是Verilog到GDSII版圖。

我們用Chisel已經(jīng)流過(guò)三顆芯片，有大的芯片、有的小的芯片，有單核的有8核的。在早期的時(shí)候，我們其實(shí)也遇到過(guò)這樣的一些問(wèn)題。比如你用Chisel寫(xiě)的代碼生成了Verilog，Verilog里面有一些變量，你那邊在Chisel里面改一行代碼，那它這個(gè)變量就全部重新改變。后來(lái)其實(shí)仔細(xì)分析以后，我們發(fā)現(xiàn)這些問(wèn)題都是可以有一些辦法來(lái)解決的，或者說(shuō)它不是阻礙可調(diào)試性的最根本的問(wèn)題。所以后面我們?cè)谧鱿闵降臅r(shí)候，我們?cè)谶@些方面已經(jīng)處理得比較好了。

就像我們有同學(xué)，他自己開(kāi)發(fā)了一個(gè)工具，可以把電路波形直接轉(zhuǎn)變成一個(gè)上層的高級(jí)的事件。這個(gè)時(shí)候他其實(shí)就用了Chisel和FIRRTL里面的特性。

因?yàn)镕IRRTL它有點(diǎn)像LLVM，它可以放很多的這樣自己設(shè)計(jì)的模塊，F(xiàn)IRRTL也可以定義自己需要的功能。這個(gè)在LLVM里叫pass，在FIRTEL里叫transformer。

有了這些工具，就可以讓Chisel源碼和下面波形建立起聯(lián)系，讓調(diào)試的過(guò)程甚至比原來(lái)用Verilog還要方便。

除了這個(gè)工具，同學(xué)們還自定義和擴(kuò)展了一些printf，讓我們?cè)谡{(diào)的時(shí)候很多時(shí)候根本不用去看波形。這些都得益于Chisel的強(qiáng)大和開(kāi)放。

小結(jié)

在下篇文章中，我會(huì)繼續(xù)分享包云崗研究員對(duì)芯片敏捷開(kāi)發(fā)深刻理解，包括對(duì)工具鏈的優(yōu)化和挑戰(zhàn)等等。敬請(qǐng)期待。

本文提到的所有技術(shù)論文，包括“香山”處理器的介紹幻燈片，均已上傳至知識(shí)星球“老石談芯 – 進(jìn)階版”，請(qǐng)?jiān)谖哪叽a加入星球查看。

編輯：jq