近日，華進半導體聯(lián)合中科院微電子所和華大九天發(fā)布了一項針對2.5D轉(zhuǎn)接板工藝的APDK（Advanced Packaging Design Kit）。該APDK的發(fā)布標志著國內(nèi)先進封裝領(lǐng)域的新突破，將成為溝通IC設(shè)計和封裝廠商的橋梁。

后摩爾時代，芯片制造面臨物理極限與經(jīng)濟效益邊際提升的雙重挑戰(zhàn)，“摩爾定律”日趨放緩，業(yè)內(nèi)轉(zhuǎn)而關(guān)注系統(tǒng)級芯片集成，通過先進封裝技術(shù)來滿足系統(tǒng)微型化、多功能化，成為集成電路產(chǎn)業(yè)發(fā)展的新趨，“Chiplet”技術(shù)面市后，封裝技術(shù)愈發(fā)復雜，IC設(shè)計和封裝設(shè)計都面臨新的挑戰(zhàn)。APDK借鑒了PDK在IC設(shè)計界數(shù)十年來的成功運用，目標是把先進封裝工藝設(shè)計進行打包，以實現(xiàn)復雜芯片或系統(tǒng)級多芯片集成的成功設(shè)計。

APDK包括四大模塊，分別是：

Technology File：底層設(shè)置文件，負責定義工藝參數(shù)，提供工藝及設(shè)計優(yōu)化指導；

常規(guī)結(jié)構(gòu)：針對華進硅轉(zhuǎn)接板制造工藝中的常用結(jié)構(gòu)（包含Via/Micro Bump/C4 Bump/TSV/Testkey等），APDK提供參數(shù)化單元，供用戶在design rule的約束下靈活選擇；

IPD器件與模型：針對集成硅轉(zhuǎn)接板的無源器件，APDK提供了參數(shù)化單元以及包含元件電學特性的模型，為用戶搭建原理圖、前仿真、layout以及后仿真提供可靠支持；

Rule Deck：根據(jù)華進硅轉(zhuǎn)接板工藝特點，制定DRC約束配套文件， EDA工具高效配合規(guī)則檢查。通過LVS檢查layout與原理圖/網(wǎng)表的連接關(guān)系一致性，迅速定位Open&Short。

APDK的優(yōu)勢：

搭建華進半導體轉(zhuǎn)接板生產(chǎn)工藝下的各種器件庫，如：參數(shù)化單元（VIA/TSV/TestKey等），IPD器件SPICE模型；

華進半導體在先進封裝領(lǐng)域深耕十年，根據(jù)自身工藝能力，建立了一組描述半導體工藝細節(jié)的文件，供EDA工具配套使用；

定制化的先進半導體封裝設(shè)計規(guī)則檢查方案，以確保設(shè)計版圖滿足華進生產(chǎn)指標。

華進半導體自成立之初便集中精力開發(fā)TSV技術(shù)，并在國內(nèi)率先實現(xiàn)了12吋硅通孔轉(zhuǎn)接板的制造；基于此研發(fā)成果，華進半導體還重點開發(fā)了Via-Last TSV、晶圓級封裝等先進工藝，構(gòu)建了較為完整的三維系統(tǒng)集成封裝技術(shù)體系。目前，華進半導體有能力提供從2.5D封裝設(shè)計、到硅轉(zhuǎn)接板晶圓制造、到2.5D組裝成套一站式解決方案，并已為國內(nèi)外50余家知名企業(yè)提供了2.5D/3D集成封裝技術(shù)服務(wù)。未來我們將憑借工藝經(jīng)驗，面向Chiplet等前瞻性技術(shù)，開發(fā)并建立一系列專用APDK，為發(fā)展更小線寬線距、更高集成度的先進封裝工藝技術(shù)打下夯實基礎(chǔ)。

關(guān)于華進半導體

華進半導體于2012年9月在無錫新區(qū)注冊成立，主要開展系統(tǒng)級封裝/集成先導技術(shù)研究，研發(fā)2.5D/3D TSV互連及集成關(guān)鍵技術(shù)（包括TSV制造、凸點制造、TSV背露、芯片堆疊等），為產(chǎn)業(yè)界提供系統(tǒng)解決方案。同時開展多種晶圓級高密度封裝工藝（包括WLCSP/Fan-out）與SiP產(chǎn)品應(yīng)用的研發(fā)與大規(guī)模量產(chǎn)，以及與封裝技術(shù)相關(guān)的材料和設(shè)備的驗證與研發(fā)。

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審核編輯 ：李倩