1 VCO需要注意什么

常規(guī)LCVCO由電感、電容、負阻、偏置組成，每個模塊有很多種實現(xiàn)方式，下面給介紹一下各模塊設計時的注意事項。

1.1 電感

電感有平面螺旋結(jié)構和堆疊結(jié)構。主要技術指標有品質(zhì)因子（Q）、自諧振頻率（F）、感值（L）。電感下面要加shielding，兩側(cè)要加isolation wall以提高Q值。Q值的提高主要從增大感值和減小串聯(lián)電阻角度考慮，F(xiàn)值的提高主要從減小寄生電容角度考慮，L值可以從結(jié)構、線圈匝數(shù)角度考慮。

1.2 電容

LCVCO通常需要電容陣列和varactor電容來實現(xiàn)較大的頻率覆蓋范圍，電容陣列和varactor電容的尺寸、結(jié)構也有很多需要考慮的地方。圖1給出了幾種實用的單開關電容陣列結(jié)構，限于篇幅不再介紹每種結(jié)構的優(yōu)缺點。

Fig1. 單開關電容陣列結(jié)構

1.3 負阻

負阻有nmos-only(a), nmos-stack(b), pmos-only(c), cmos(d)，結(jié)構，如圖2所示，其中nmos-only適用于高頻，cmos結(jié)構適用于低功耗。

Fig2. 常見負阻結(jié)構

1.4 偏置

偏置電路需要濾波濾除來自基準、耦合及本身的噪聲，圖3所示為兩種不同結(jié)構的偏置噪聲濾波器，R1（倒比管M3）和C1（M4）的時間常數(shù)決定噪聲帶寬，噪聲帶寬至少要小于PLL環(huán)路帶寬，因為PLL可以抑制VCO的帶內(nèi)噪聲。

相同RC時間常數(shù)下，右側(cè)結(jié)構消耗更小的面積。相同RC常數(shù)下，當M3等效電阻較大，M4等效電容較小時消耗面積最小。當截止頻率為5kHz（R1=1MΩ，C1=30pF）時偏置建立時間需要200us，這會嚴重影響PLL的鎖定時間。為減小面積，M4采用MOS電容并在上面疊MOM電容的方式。

Fig3. 不同結(jié)構的偏置濾波器

1.5 常見LCVCO結(jié)構

由電感、電容、負阻、偏置的不同組合可得到圖4所示不同結(jié)構的LCVCO，同樣限于篇幅不再介紹每種結(jié)構的優(yōu)缺點。

Fig4. 常見LCVCO結(jié)構

2****Transformerbased VCO

圖5給出了一種Transformer based VCO^[1]^，該結(jié)構中的電容、負阻、偏置跟第一章的結(jié)構類似，主要區(qū)別是將第一章中的電感換成了變壓器。合理設置C0和C1的比值（1.8）及模式0/1的選擇可覆蓋7~18.3GHz，18.3GHz的相位噪聲為-100dBc/Hz @ 1MHz。

該結(jié)構將開關串聯(lián)在負阻管交流地，避免讓電感串聯(lián)一個電阻，提高了電感的Q值。輸出通過AC-coupled self-biased inverter結(jié)構減小DC失調(diào)的同時實現(xiàn)滿擺幅放大。

Fig5. Transformer based VCO

Z11和Z00的幅頻和相頻特性如圖6所示。圖中可以看出當C0/C1足夠大（大于1.8）時，Z11相位只有一個過0點，因此，設置C0/C1大于1.8可以使Z11只有一個諧振點。隨著C0/C1比值不斷增大，Z00的幅度不斷降低，因此，功耗限制了C0/C1的最大值。在頻率調(diào)節(jié)過程中（粗調(diào)和細調(diào)）要時刻保持C0/C1的比值在1.8左右，以免諧振到諧波。

Fig6. (a) Z11 and (b) Z00 of a lossy transformer for different C0/C1

圖7給出了Transformer的背景照片及結(jié)構，L0通過頂層金屬與次頂層串聯(lián)的方式增大L0感值，從而實現(xiàn)L0=L1。VCO面積僅為120 x 270 um^2^，最大功耗僅為4.4 mW。

Fig7. Chip micrograph and layout details