文章來源：學(xué)習(xí)那些事

原文作者：小陳婆婆

本文介紹了MOS集成電路中的等比例縮小規(guī)則和超大規(guī)模集成電路的可靠性問題。

等比例縮小規(guī)則是MOS集成電路設(shè)計(jì)中常用的一個(gè)規(guī)則，它有助于理解微電子工藝升級對集成電路性能提升所起的作用。這個(gè)規(guī)則主要包括恒定電場（CE）理論、恒定電源電壓（CV）理論和準(zhǔn)恒定電源電壓（QCV）理論。

一、等比例縮小的3個(gè)規(guī)則

1、恒定電場等比例縮小規(guī)則

基本原理：在器件橫向和縱向尺寸縮小的同時(shí)，將其電壓按同一比例因子a縮小，目的是保持在縮小的器件中電場形態(tài)與在原先的器件中一樣。由于電壓和電流同時(shí)縮小，導(dǎo)通電阻保持不變，本征延時(shí)的減少主要得益于柵電容的縮小。

優(yōu)點(diǎn)：器件的速度提高為原來的a倍，消耗的功率為原來的1/a2，占用的芯片面積為原來的1/a2。電路的速度將以線性關(guān)系增加，芯片的集成度按二次方關(guān)系增加，而功率密度仍然保持不變。

2、恒定電源電壓等比例縮小規(guī)則

基本原理：只有器件的尺寸縮小，而電源電壓保持不變。

優(yōu)點(diǎn)：相比CE理論，CV理論在實(shí)際應(yīng)用中更容易實(shí)現(xiàn)；器件的性能得到一定的提升，同時(shí)避免了CE理論中一些參數(shù)不能按比例變化的問題。

缺點(diǎn)：由于電源電壓保持不變，器件的功耗密度可能會增加；需要采取其他措施來降低功耗，如優(yōu)化電路設(shè)計(jì)和工藝參數(shù)。

挑戰(zhàn)：功耗密度增加，功耗密度按面積平方的關(guān)系增大，對電路的大規(guī)模集成不利；熱載流子注入效應(yīng)，器件尺寸縮小導(dǎo)致溝道橫向電場強(qiáng)度增加，引發(fā)熱載流子注入效應(yīng)；柵氧的經(jīng)時(shí)擊穿，柵氧化層減薄導(dǎo)致強(qiáng)電場下碰撞電離產(chǎn)生的高能量電子破壞柵氧化層的絕緣性。

解決方案：準(zhǔn)恒定電壓等比例縮小規(guī)則（QCV理論），器件尺寸和電源電壓按不同的比例因子縮小，以平衡性能和功耗；優(yōu)化電路設(shè)計(jì)和工藝參數(shù)，通過優(yōu)化電路設(shè)計(jì)和工藝參數(shù)來降低功耗，如采用LDD工藝技術(shù)改善熱載流子注入效應(yīng)；采用高k柵介質(zhì)材料，使用高k柵介質(zhì)材料來增強(qiáng)柵氧化層的絕緣性，減少經(jīng)時(shí)擊穿的風(fēng)險(xiǎn)。

3、準(zhǔn)恒定電源電壓等比例縮小規(guī)則

基本原理：器件的尺寸和電源電壓都按一定的比例縮小，但縮小的比例不完全相同。

優(yōu)點(diǎn)：相比CE和CV理論，QCV理論在實(shí)際應(yīng)用中更加靈活。可以在一定程度上平衡器件性能和功耗之間的關(guān)系。

缺點(diǎn)：需要精確控制器件尺寸和電源電壓的縮小比例，以實(shí)現(xiàn)最佳的性能和功耗平衡。

實(shí)現(xiàn)方式：QCV理論，作為CE理論和CV理論的折中，QCV理論使工藝尺寸和電壓分別按不同的比例因子進(jìn)行縮小，以平衡性能和功耗。

技術(shù)細(xì)節(jié)：縮小比例，QCV理論中，器件尺寸和電源電壓的縮小比例并不完全相同，具體比例取決于設(shè)計(jì)需求和工藝條件；對電路性能的影響，通過優(yōu)化器件尺寸和電源電壓的縮小比例，QCV理論能夠在提升電路性能的同時(shí)，有效控制功耗。

實(shí)際應(yīng)用案例：便攜式電子設(shè)備，隨著器件特征尺寸縮小到微納米量級，便攜式電子設(shè)備對降低電路功耗提出了更高要求。QCV理論通過折中考慮電源電壓和器件尺寸的縮小比例，滿足了這一需求；DRAM發(fā)展，在DRAM的發(fā)展中，QCV理論也得到了應(yīng)用。通過縮小存儲單元面積、增大芯片面積和改進(jìn)單元結(jié)構(gòu)設(shè)計(jì)，QCV理論有助于提高DRAM的集成度和性能。

電路性能提升：速度和功耗平衡，QCV理論通過平衡器件性能和功耗之間的關(guān)系，實(shí)現(xiàn)了電路速度的提升和功耗的有效控制；可靠性提升，采用QCV理論設(shè)計(jì)的電路具有更高的可靠性，能夠滿足高性能及高可靠性的要求。

4、等比例縮小規(guī)則在MOS集成電路中的應(yīng)用

提高電路性能：通過縮小器件尺寸，可以減小溝道長度和寄生電容，從而改善集成電路的性能和集成度。

降低功耗：縮小器件尺寸可以降低功耗，提高電路的能效比。

增加集成度：縮小器件尺寸可以增加芯片的集成度，實(shí)現(xiàn)更多的功能在更小的芯片面積內(nèi)。

等比例縮小規(guī)則在MOS集成電路設(shè)計(jì)中具有重要意義。在實(shí)際應(yīng)用中，需要根據(jù)具體需求選擇合適的縮小理論，并進(jìn)行相應(yīng)的電路設(shè)計(jì)和工藝參數(shù)優(yōu)化，以實(shí)現(xiàn)最佳的性能和功耗平衡。

二、VLSI突出的可靠性問題

在等比例縮小原理下，器件尺寸縮小k倍，電源電壓減少k倍，摻雜濃度增加k倍。這一規(guī)則使器件溝道長度縮小到90nm，但也帶來了兩個(gè)致命的可靠性問題：電遷移危險(xiǎn)增加和柵氧化層中的電場增強(qiáng)。如果器件為保持與現(xiàn)有邏輯兼容而保持恒定電源電壓的等比例縮小，這些問題將更為嚴(yán)重，電流密度和電場將隨縮小因子增加，導(dǎo)致功率密度增加和結(jié)溫升高。

上表列出了不同廠家器件的失效數(shù)據(jù)，其中主要失效機(jī)理包括鋁金屬化腐蝕和氧化層問題，這與超大規(guī)模集成電路（VLSI）的可靠性問題相吻合。MOS器件的柵氧化層對電場增強(qiáng)特別敏感，高電場會引起薄氧化層的擊穿和熱電子的俘獲，這是MOS器件的基本失效機(jī)理。目前，MOS器件的柵氧化層厚度可以小于1.2nm，但為了在25℃、5V環(huán)境下工作10年，最薄的柵氧化層厚度應(yīng)不小于7.2nm，隨著溫度的上升，氧化層還需加厚。

電遷移是接觸和互連的主要失效機(jī)理，是由電流引起的金屬原子沿互連線的遷移。金屬原子受靜電和“電子風(fēng)”力的作用而產(chǎn)生移動，引起金屬線或接觸部位斷路或相鄰金屬線的短路。

上表列出了連接孔的最大電流密度。在設(shè)計(jì)上通常規(guī)定金屬鋁通過的最大電流密度是1mA/1um鋁線寬，其他金屬也可以根據(jù)具體情況進(jìn)行折合。

針對以上可靠性問題，可以采取以下解決方案和緩解措施：

電遷移問題

材料選擇：用銅（Cu）代替鋁（Al）互連，因?yàn)镃u具有較低的電阻率、較高的電導(dǎo)率和較高的熔點(diǎn)。

合金使用：使用Al和Cu合金互連，以提高平均失效時(shí)間（MTTF）。

設(shè)計(jì)優(yōu)化：避免互連中的直角彎曲，采用層間電介質(zhì)和互連摻雜劑來減少傳播延遲和內(nèi)部電容。

控制電流密度：在設(shè)計(jì)上規(guī)定金屬鋁通過的最大電流密度，以避免電遷移引起的金屬線或接觸部位斷路或短路。

改進(jìn)互連設(shè)計(jì)：減少VLSI電路塊之間的信號時(shí)間延遲，降低時(shí)鐘偏斜。

柵氧化層擊穿問題

降低工作電壓：從電路設(shè)計(jì)的觀點(diǎn)看，降低工作電壓無疑是提高可靠性指標(biāo)的一個(gè)重要因素。

增加氧化層厚度：加速試驗(yàn)表明，為了使器件能在25℃、5V環(huán)境下工作10年，最薄的柵氧化層厚度應(yīng)不小于7.2nm，隨著溫度的上升氧化層還得加厚。

信號完整性和噪聲問題

解決方案：使用去耦電容來抑制電源噪聲，在布線設(shè)計(jì)時(shí)采用適當(dāng)?shù)钠帘魏烷g距來減少串?dāng)_，設(shè)計(jì)合理的電源和地線網(wǎng)絡(luò)，以減少地彈噪聲，采用終端匹配技術(shù)減少信號傳輸線上的反射。

緩解措施：在電路設(shè)計(jì)階段就需考慮信號完整性的要求，通過仿真工具在早期發(fā)現(xiàn)并解決潛在的問題。

通過以上措施，可以有效提高VLSI器件的可靠性，滿足高性能和高可靠性的要求。