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采用FPGA器件和模數(shù)轉換器實現(xiàn)A/D數(shù)據(jù)采集卡的設計

電子設計 ? 來源:國外電子元器件 ? 作者:徐法東,翟正軍 ? 2020-03-04 08:10 ? 次閱讀
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高速A/D采集技術已在許多領域得到愈來愈廣泛的應用,本文將詳細論述采用CPLD技術來實現(xiàn)120MHz高速A/D采集卡的設計方法,該采集卡具有包括負延遲觸發(fā)在內(nèi)的多種觸發(fā)方式,采用CPLD復雜可編程邏輯器件(又稱FPGA)EPM7128SQC100-7和AD公司的高速模數(shù)轉換器(A/D)AD9054BST-135來實現(xiàn)。

1、芯片介紹

1.1 EPM7128SQC100-7簡介

EPM7128SQC100-7內(nèi)含128個宏單元(或2500個可用門),其引腳到引腳的最短傳輸延時為7ns,采用單+5V電源供電,可通過 JTAG接口實現(xiàn)在線編程,并帶有可供84個用戶使用的I/O腳(其中4個為專用輸入腳)。該器件采用PQFP-100封裝。其中TDI、TDO、 TMS、TCLK腳為編程腳;GCLK、GOE、GCLEAR、REDIN腳為專用輸入腳;VCCINT、VCCIO腳接+5V電源;GND腳接地; I/O為用戶可編程輸入輸出腳。在I/O腳作輸出使用時,可由用戶設定為0,1和Z三種狀態(tài)。

1.2 AD9054BST-135簡介

AD9054BST-135是一種低價位135MSPS的8位A/D轉換器,其模擬輸入電壓峰峰值為1V,且內(nèi)置2.5V參考電壓,采用+5V單電源供電,并可與TTL電平接口,具有單8位或雙8位A/D轉換結果輸出模式,采用TQFP-44腳封裝形式,其內(nèi)部結構如圖1所示,各管腳的定義如下:

AIN:模擬電壓輸入正端;

模擬電壓輸入負端;

ENCODE:時鐘輸入正端;

:時鐘輸入負端,通常應通過電容耦合接地;

:輸出數(shù)據(jù)模式設置引腳。該腳為1時,采用單8位A/D轉換結果輸出模式。該腳為0時,采用雙8位A/D轉換結果輸出模式;

DS:數(shù)據(jù)同步控制引腳,正脈沖輸入;

AD7~DA0:A/D轉換輸出;

D B7~DB0:A/D轉換輸出;

V REFOUT:+2.5V參考電壓輸出;

V REFIN:參考電壓輸入;

DVD:+5V電源輸入端;

GND:電源地。

采用FPGA器件和模數(shù)轉換器實現(xiàn)A/D數(shù)據(jù)采集卡的設計

使用時,如將接地,則AD9054工作于雙8路數(shù)據(jù)輸出模式。上電后,DA7~DA0及DB7~DB0均以二分之一的ENCODE頻率(即120MHz/2)輸出A/D 轉換結果,因此從DA7~DA0及DB7~DB0讀取的A/D轉換結果,無法知曉DA口與DB口的數(shù)據(jù)所對應的采樣點在時序上的先后。這樣,需要加一個數(shù)據(jù)同步脈沖DS信號,并讓DS正脈沖的后沿后的4個時鐘周期上的DA口與DB口同步有效,即在DS后沿的第2N+1與2N+3個ENCODE上升沿期間輸出第K點采樣值的轉換結果;在DS后沿后第2N+2與2N+4個ENCODE上升沿期間輸出第K+1點采樣值的轉換結果(注:N≥1,K≥0,K=0對應的采樣值為DS下降沿后ENCODE第一次上升沿時刻所對應的采樣輸入值)。因此,在施加DS信號后就可以得知任一時刻A口數(shù)據(jù)與B口數(shù)據(jù)所對應的采樣點在時間上的先后順序,以便讀取有用的A/D轉換數(shù)據(jù)。

2、系統(tǒng)設計原理

圖2是基于CPLD的高速 A/D采集卡的系統(tǒng)設計原理框圖。圖中,89C51送往EPM7128S的控制信號包括一個A/D啟動信號SAD、一個讀SRAM信號RRD和一個地址加一控制脈沖ACLK。而EPM7128S送往AD9054的信號為一個DS同步信號,送往89C51的信號為轉換結束信號(接INT0)和超前觸發(fā)地址串行輸出信號SADR。

EPM7128S送往61128-15SRAM的信號包括讀信號RD、寫信號WE、數(shù)據(jù)信號DINA0~7和DINB0~7以及地址信號ADR0~16。其中兩片SRAM的地址信號共用。為了節(jié)省EPM7128S的I/O口線,可將61128-15的片選線接地。

QA信號為外觸發(fā)A/D轉換控制信號。

采用FPGA器件和模數(shù)轉換器實現(xiàn)A/D數(shù)據(jù)采集卡的設計

在本文所介紹的A/D數(shù)據(jù)采集卡中,負延遲觸發(fā)存貯深度為2k字節(jié)。上電復位后, 89C51向EPM7128S發(fā)一個A/D啟動信號時,EPM7128S也會發(fā)一個DS同步脈沖給AD9054,在四個時鐘后,EPM7128S輸出WE 信號有效,同時將AD9054輸出的雙8位數(shù)據(jù)信號以60MHz的頻率經(jīng)鎖存處理后送往SRAM,每鎖存AD9054數(shù)據(jù)一次(2字節(jié))將地址 ADR0~13加1。當?shù)刂窞?FF時(即1k),清地址計數(shù)器以使其為零。此后,地址計數(shù)器仍以60MHz的頻率加1計數(shù),而鎖存器仍以60MHz的頻率鎖存雙8位數(shù)據(jù)并寫入SRAM。當?shù)刂窞?FF時再一次清零,在外觸發(fā)信號QA到來之前,CPLD就這樣控制著整個電路以使其在2k字節(jié)存貯深度內(nèi)作超前循環(huán)采集。當某一時刻的QA信號到來時,CPLD首先將此時的地址信號的前10位ADR0~9鎖存,隨后將地址計數(shù)器置為400H,而后地址計數(shù)器仍以 60MHz的頻率加1計數(shù),而鎖存器也以60MHz的頻率鎖存雙8位數(shù)據(jù)并寫入SRAM。當?shù)刂酚嫈?shù)器為1FFFFH(即128k)時,地址計數(shù)器停止計數(shù),鎖存器停止鎖存數(shù)據(jù)并對外輸出高阻態(tài),CPLD向89C51送出轉換結束信號ADEND,并置WE信號無效。

當89C51收到ADEND中斷信號后,就可以讀取SRAM中的A/D數(shù)據(jù)以及CPLD中的超前地址ADR0~9。首先89C51將送出一個RRD信號給 EPM7128S,EPM7128S收到RRD信號后立即置RD信號有效,同時將地址計數(shù)器清零。此時,兩片SRAM均輸出地址為0的單元的數(shù)據(jù),同時由 CPLD的SADR線輸出負延遲觸發(fā)地址ADR0~9中的ADR0位。89C51則可通過P0和P2口由DINA和DINB分別讀取SRAM中的數(shù)據(jù),并通過P1口由SADR讀地址ADR0位。此后89C51便向EPM7128S發(fā)出一個地址加一脈沖ACLK,EPM7128S在收到這個ACLK脈沖后使 ADR0~13加1,同時CPLD由SADR線輸出負延遲觸發(fā)地址ADR0~9中的ADR1位。這樣,89C51便可通過不斷地發(fā)ACLK脈沖來使P0、 P2口的DINA和DINB分別讀取SRAM中的數(shù)據(jù),并通過P1口來由SADR讀負延遲觸發(fā)地址ADR0~9。

3、CPLD部分的設計

由于EPM7128SQC100的內(nèi)部邏輯電路是整個系統(tǒng)設計的關鍵,因此,了解EPM7128SQC100的內(nèi)圖2基于CPLD的高速A/D采集卡統(tǒng)框圖基于復雜可編程邏輯器件(CPLD)的120MHz高速A/D采集卡的設計部結構十分重要。圖3是其內(nèi)部結構原理框圖。

采用FPGA器件和模數(shù)轉換器實現(xiàn)A/D數(shù)據(jù)采集卡的設計

圖3中有三個574鎖存器,其作用是將AD9054輸出的在時序上未對齊的DA、DB兩組數(shù)據(jù)變?yōu)闀r序上對齊的兩組數(shù)據(jù)DINA、DINB,圖4是其對齊操作時序圖。

將120MHz信號二分頻后所得到的60MHz信號可作為整個邏輯電路的工作頻率。工作時,同步控制電路首先將外輸入信號與內(nèi)部60MHz信號同步,然后送往各單元電路。地址計數(shù)器的工作情況有兩種:一是進行A/D采集時以60MHz頻率計數(shù),二是89C51讀數(shù)時以ACLK脈沖頻率計數(shù)。RD、WE發(fā)生電路的作用是當89C51發(fā)SAD信號時,電路輸出WE信號有效,RD信號無效;而當89C51發(fā)RRD信號時,電路輸出RD信號有效,WE信號無效。 DS信號發(fā)生電路的作用是在收到89C51的SAD信號時發(fā)送一個DS正脈沖。

10位移位寄存器的作用是當外觸發(fā)信號QA到達時將地址計數(shù)器中的ADR0~9鎖存,當收到RRD信號后,系統(tǒng)每接收一個ACLK脈沖便將寄存器移位輸出一次,順序是低位在前。

4、單片機的軟件設計

單片機的軟件設計主要是負責把各種控制信號和數(shù)據(jù)送給CPLD,并把采集到的數(shù)據(jù)通過接口送到上位機或其它設備。本卡中的接口有串口和并口兩種類型。對CPLD的操作的軟件流程框圖如圖5所示。

采用FPGA器件和模數(shù)轉換器實現(xiàn)A/D數(shù)據(jù)采集卡的設計

采用FPGA器件和模數(shù)轉換器實現(xiàn)A/D數(shù)據(jù)采集卡的設計

由于采用了負延遲觸發(fā),所以由SRAM所讀取的256k字節(jié)并不是按時間的先后順序存放的,因此必須進行重新排序整理。

5、注意事項

在利用本文的設計方法進行120MHz A/D設計時應注意以下幾點:

(1)應選用高速器件。

(2)電路中的器件布局要合理,高頻信號線應盡量的短。

(3)進行時序分析時應充分考慮器件延時,必要時應考慮長線傳輸延時,這也是高頻信號線應盡量短些的原因之一。

(4)盡量采用同步設計。也就是說整個電路要盡最大可能按某一高頻時鐘同步工作。本電路的同步時鐘為60MHz。

(5)電路內(nèi)部要盡量濾去毛刺。特別是觸發(fā)器、計數(shù)器的時鐘信號、清零信號和置位信號,更應如此。

責任編輯:gt


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