寄存器以及建立保持時(shí)間，傳輸延遲的介紹

寄存的圖標(biāo)一般如下圖（忽略復(fù)位端）。

這里先介紹一下傳輸門(mén)。CMOS傳輸門(mén)如下圖所示。由一個(gè)PMOS和一個(gè)NMOS組成。en接NMOS的G端，en的反向en’ 接PMOS的G端。我們知道，NMOS的G端為高電平時(shí)，NMOS管兩端導(dǎo)通；PMOS的G端為低電平時(shí)，PMOS管兩端導(dǎo)通。故當(dāng)en為高時(shí)，PMOS和NMOS管都導(dǎo)通，輸入in可以傳輸?shù)給ut端；否則，傳輸門(mén)關(guān)閉。

問(wèn)題：為什么要用兩個(gè)管子，一個(gè)PMOS和一個(gè)NMOS來(lái)實(shí)現(xiàn)傳輸門(mén)，而不只用一個(gè)NMOS管，或者PMOS來(lái)實(shí)現(xiàn)傳輸門(mén)？

答案：前面講CMOS實(shí)現(xiàn)與或門(mén)時(shí)已經(jīng)提過(guò)。

下面給出主從上升沿觸發(fā)的寄存器MOS級(jí)電路圖。可以看到，前后兩級(jí)電路一致，就是傳輸門(mén)的clk接法相反，故叫主從式。

當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，傳輸門(mén)T1導(dǎo)通，數(shù)據(jù)經(jīng)過(guò)反相器I1，傳輸門(mén)T1，反相器I3，傳到QM端。此時(shí)T2，T3傳輸門(mén)為關(guān)閉狀態(tài)。T4為導(dǎo)通狀態(tài)，故此時(shí)后面半部分的電路結(jié)構(gòu)如下。相當(dāng)于兩個(gè)反相器首尾相連，這就是一個(gè)瑣存結(jié)構(gòu)，維持?jǐn)?shù)據(jù)Q不變。

當(dāng)時(shí)鐘clk由低電平變成高電平之后，T3導(dǎo)通，原本在clk為低電平時(shí)傳到QM的數(shù)據(jù)被傳輸?shù)胶竺娴腝端。此時(shí)T4是關(guān)閉的。但是前半部分電路當(dāng)clk變成高電平之后傳輸門(mén)T1關(guān)閉，新的數(shù)據(jù)D進(jìn)不來(lái)了。而此時(shí)T2導(dǎo)通，結(jié)構(gòu)如下，也是一個(gè)瑣存結(jié)構(gòu)，此時(shí)維持低電平時(shí)送進(jìn)來(lái)的數(shù)據(jù)不變。

由上面的分析可得，當(dāng)clk為低電平時(shí)，T1導(dǎo)通，新的數(shù)據(jù)被送到第一級(jí)，但是T3不導(dǎo)通，傳不到Q端，T4導(dǎo)通構(gòu)成一個(gè)瑣存結(jié)構(gòu)，維持Q的輸出不變；當(dāng)clk由低變成高電平之后，T1關(guān)閉，新的數(shù)據(jù)不會(huì)再傳進(jìn)來(lái)；同時(shí)T2導(dǎo)通，構(gòu)成一個(gè)鎖存器維持?jǐn)?shù)據(jù)QM不變；同時(shí)T3導(dǎo)通，QM傳輸?shù)絈端；T4不導(dǎo)通，原先瑣存的數(shù)據(jù)不會(huì)對(duì)Q造成影響。因此整體實(shí)現(xiàn)的就是當(dāng)clk上升沿來(lái)到時(shí)，數(shù)據(jù)D才會(huì)被更新到Q端。

經(jīng)過(guò)上面的分析我們?cè)賮?lái)看建立時(shí)間與保持時(shí)間以及傳輸延時(shí)。

建立時(shí)間（tsetup）：既數(shù)據(jù)D至少需要提到于clk上升沿多長(zhǎng)時(shí)間到來(lái)，數(shù)據(jù)的采集才不會(huì)出錯(cuò)。

從電路分析可知，在時(shí)鐘上升沿到來(lái)之前數(shù)據(jù)必須要被送到第一級(jí)電路的鎖存器里面，即M端。見(jiàn)下圖。

為什么呢？

因?yàn)槿绻仙氐絹?lái)時(shí)，數(shù)據(jù)沒(méi)有被送到M端，當(dāng)時(shí)鐘上升沿一來(lái)，此時(shí)T2右端與M端的信號(hào)就會(huì)不一致；M端為舊數(shù)據(jù)，T2右端為新數(shù)據(jù)，那么舊數(shù)據(jù)可能會(huì)將新數(shù)據(jù)沖掉。

故在clk上升沿到來(lái)時(shí)，數(shù)據(jù)要被傳到M端，需經(jīng)過(guò)I1，T1，I3, I2 。故在時(shí)鐘上升沿到來(lái)前 tsetup = tI1 + tT1 + tI3 + tI2時(shí)間數(shù)據(jù)D就必須送到寄存器輸入端，這個(gè)時(shí)間就是三個(gè)反相器加一個(gè)傳輸門(mén)的延時(shí)。

保持時(shí)間（thold）：就是時(shí)鐘上升沿之后，數(shù)據(jù)D還需要維持多長(zhǎng)時(shí)間不變，才不會(huì)對(duì)輸出Q造成影響。

從電路可以看到，當(dāng)時(shí)鐘上升沿一來(lái)，T1就關(guān)閉了，就算關(guān)閉具有延遲，上升沿一到，數(shù)據(jù)立即就變化了，還是要經(jīng)過(guò)一個(gè)反相器I1才能傳到T1，故不擔(dān)心數(shù)據(jù)會(huì)被送進(jìn)去，因此保持時(shí)間可以為零。當(dāng)然這是對(duì)于這個(gè)主從式結(jié)構(gòu)的寄存器而言，其他的寄存器的保持時(shí)間不一定為零。

傳輸延時(shí)（tcq）：既時(shí)鐘上升沿來(lái)了之后，數(shù)據(jù)還需要多久才能傳到Q端。

從電路分析，當(dāng)時(shí)鐘上升沿來(lái)了之后，數(shù)據(jù)還需要經(jīng)過(guò)T3，I6才能傳到Q端，故這個(gè)寄存器的傳輸延時(shí)tcq =tI6+tT3 。

這里只是以主從式上升沿觸發(fā)寄存器為例介紹深入介紹了一下為什么寄存器會(huì)有建立時(shí)間，保持時(shí)間要求，以及傳輸延時(shí)的概念。對(duì)于后面如果利用EDA工具做靜態(tài)時(shí)序分析時(shí)，這些參數(shù)都是由器件或者工藝庫(kù)直接給出的。

接下來(lái)我們會(huì)繼續(xù)探討時(shí)鐘同步電路的時(shí)序問(wèn)題與時(shí)序優(yōu)化。