建立時間和保持時間貫穿了整個時序分析過程。只要涉及到同步時序電路，那么必然有上升沿、下降沿采樣，那么無法避免setup-time 和 hold-time這兩個概念。

1. 什么是setup-time 和 hold-time
不論是在輸入，輸出或是寄存器-寄存器之間，只要設計到時鐘上升沿/下降沿的采樣，就會提到setup time 和 hold time。這兩個指標說明器件本身不是理想的（時延等），正是這個不理想的特性，限制了工作時鐘等。

Setup time is the minimum amount of time the data signal should be held steady before the clock event so that the data is reliably sampled by the clock. This applies to synchronous input signals to the flip-flop.

Hold time is the minimum amount of time the data signal should be held steady after the clock event so that the data are reliably sampled. This applies to synchronous input signals to the flip-flop.

上文是維基百科中的解釋，這里很清楚的解釋了這兩個概念，但是不夠具體化。也就是說，這里并沒有提及這個值到底等于多少。Xilinx 文檔UG612 Page65提到了這兩個等式

Setup Time = Data Path Delay + Synchronous Element Setup Time - Clock Path Skew

Hold Time = Clock Path Skew + Synchronous Element Hold Time - Data Path Delay

這兩個等式告訴我們的是需求值，Setup Time是時鐘上升沿之前的數據所需要的（最小）有效時間，Hold Time是時鐘上升沿之后的數據所需要的（最小）有效時間。 Synchronous Element Setup Time 和 Synchronous Element Hold Time可以看作是觸發器的固有屬性。那么，如何理解這兩個式子呢？以setup time為例，hold time具有同樣的性質。

首先回到維基百科的解釋，其中涉及到data signal 和 clock event，這兩個到底指的是什么？對于一個觸發器來說，對與直接輸入到其內部的clock_in和data_in來說，這個建立時間是 Synchronous Element Setup Time 。這表明了該觸發器的屬性。回到UG612定義的式子，這應該用下圖來解釋。

data signal :data

clock event: clk event

那么對于這一種情況，data 和clk延時候到達觸發器內部，所以setup Time發生了變化。有Setup Time = Synchronous Element Setup Time + Data Path Delay - Clock Path Skew

2. 如何理解Slack
再談一個Xilinx公司的術語：Slack。Slack的中文意思是“松弛的”，可以簡單的理解為設計余量。即如果slack是正數，那么設計滿足要求，否則不滿足要求。對于setup time的slack，有

Slack = Requirement - (Data Path - Clock Path Skew + Clock Uncertainty)

Slack = Requirement - (Clock Path Skew + Clock Uncertainty - Data Path)

這里Data Path = Data Path Delay + Synchronous Element Setup Time。而Clock Uncertainty正如其字面意思，時鐘不可能完美，時鐘的不確定性會使得slack變小，這是符合我們感知的。

這里最值得注意的是Requirement，UG612中的各種 ‘require’把我徹底繞暈了好幾次。這里的Requirement來源于約束，即這個設計中能提供的數據在時鐘沿之前有效時間的值是多少。而“Data Path - Clock Path Skew ”實際上就是上節中提到的Setup time，這是一個最小值，如果大于這個最小值，那么slack大于0，對應的就是滿足要求了。這里沒有考慮Clock Uncertainty，Clock Uncertainty如下圖所示，帶來的影響總是不好的，所以最終的slack還要剪掉這個值。

下圖是一個時序圖示例，clk和data對應的是節1圖中的信號，clk_in和data_in是到達觸發器內部的信號。clk和data之間的相位關系表明requirement為一個時鐘周期。setup margin是在這一個例子中的slack，由于時鐘的不確定性，這個setup margin還需要減去一個clock uncertainty。

Slack: -0.865ns (requirement - (clock arrival + clock path + data path + uncertainty))
Source: OutD_7 (FF)
Destination: OutD<7> (PAD)
Source Clock: clock3_std_bufg rising at 0.000ns
Requirement: 3.000ns
Data Path Delay: 3.405ns (Levels of Logic = 1)
Clock Path Delay: 0.280ns (Levels of Logic = 3)
Clock Uncertainty: 0.180ns